高速DSP串行外設接口設計

　　4種不同的時(shí)鐘方式能根據外設需要，能夠提供相對應的傳輸協(xié)議來(lái)完成數據的傳輸工作。它們之間沒(méi)有優(yōu)先級．SPI線(xiàn)上的主從設備必須根據具體情況設置匹配的傳輸時(shí)序模式．時(shí)序只有匹配擻據傳輸才能正常進(jìn)行。如果設置的不匹配．可能導致數據接收方和發(fā)送方在同一個(gè)時(shí)鐘沿作用．導致數據輸出失敗。

　　圖2是CPHA=0時(shí)的數據傳輸時(shí)序．它同時(shí)包含了CPOL=0和CPOL=1的情況，當CPOL=O時(shí)，要傳輸的數據在時(shí)鐘信號沒(méi)有延時(shí)且上升沿出發(fā)送，在時(shí)鐘信號下降沿處接收數據。當CPOL=1時(shí)，同樣在沒(méi)有延時(shí)的情況下傳輸，不同的是下降沿發(fā)送數據，上升沿接收。圖3是CPHA=1時(shí)數據傳輸時(shí)序。與圖2相似，但采樣時(shí)刻延遲了半個(gè)周期。

　　圖2 CPHA=0是SPI總線(xiàn)數據傳輸時(shí)序

　　圖3 CPHA=1時(shí)SPI總線(xiàn)數據傳輸時(shí)序

　　3 SPI硬件設計

　　寄存器在SPI中起著(zhù)決定性的作用．無(wú)論是在微控制器接口，還是SPI控制接口，寄存器在數據傳輸和控制方面都是主要的組成部分。而寄存器最基本最重要的單元是觸發(fā)器．只有改善觸發(fā)器的結構，才能提高整個(gè)SPI接口的性能。

　　有的串行接口設計中采用B結構的觸發(fā)器設計，這些結構里應用的是一種簡(jiǎn)單的MOS管做開(kāi)關(guān)．雖然MOS管做開(kāi)關(guān)有功耗低，占面積小的優(yōu)點(diǎn)。但要提高它的電路工作頻率．開(kāi)關(guān)速度，制作丁藝卻是越來(lái)越困難。而且如果輸入信號不強．就很可能出現信號倒流，這就需要一個(gè)較高電壓來(lái)控制開(kāi)關(guān)。這也不利于數據傳輸和降低功耗等等。

　　為了解決由MOS管做開(kāi)關(guān)時(shí)引起的種種難題．來(lái)實(shí)現在TMS320LF2407串行接口中的信息傳遞的高速率。本設計綜合考慮速度、工作電壓、噪聲容限等因素的影響．采用了一種新穎的觸發(fā)器結構(圖4A部分)，本文接口電路中大都采用了該觸發(fā)器的電路設計，工作電壓降低到3.3V，大大降低了整體功耗；在開(kāi)關(guān)方面采用了三態(tài)門(mén)，有效的防止了信號倒流，實(shí)現了信號傳輸的穩定；添加了一個(gè)反饋信號，在需要的時(shí)候．能夠把所需反饋信號再次輸入；同時(shí)加快r開(kāi)關(guān)速率，帶負載的能力也增強。

　　圖4 A、B兩種觸發(fā)器比較

　　4 RTL級設計

　　隨著(zhù)數字系統設計的復雜性不斷增加，在設計初期指定有效的設計策略對于整個(gè)設計是至關(guān)重要的。行為描述方式是對系統數學(xué)模型的描述。它包括RTL、算法級、系統級的描述。RTL是指通過(guò)描述寄存器之間數據流動(dòng)來(lái)描述數字電路系統，是一個(gè)數據流的概念．寄存器與寄存器之間的數據處理由組合邏輯完成。RTL級是Verilog較高抽象層次，在這個(gè)抽象層次上，模塊可以根據設計的算法來(lái)實(shí)現．而不用考慮具體的實(shí)現細節。