FPGA設計中的時(shí)序管理

　　首先，我們使用TimingDesigner軟件通過(guò)存儲器數據表為QDR SRAM創(chuàng )造一個(gè)圖表(圖4)。我們利用此圖確定存儲器與有效數據窗口中的時(shí)鐘和數據信號時(shí)序的關(guān)系。目的是精確定義存儲器的信號關(guān)系，并在PCB到FPGA的設計中傳遞這種關(guān)系。

　　圖4：QDR存儲器讀取時(shí)序圖-MT54W1MH18J。

　　從圖4可以看出在FPGA的管腳上，PCB傳播延遲與時(shí)鐘(CQ_FPGA)和數據(Q_FPGA)信號間的關(guān)系。在TimingDesigner軟件的動(dòng)態(tài)鏈接參數表中使用單獨的變量可以輕松地獲得PCB板的延時(shí)及延遲值對相關(guān)的信號的影響?，F在，我們可以在適當的FPGA裝置中，為獲取時(shí)鐘而得到內部布線(xiàn)延遲和確定正確的相位偏移。

　　四、FPGA設計要素

　　大多數的FPGA利用約束驅動(dòng)進(jìn)行布局和布線(xiàn)。時(shí)序約束為關(guān)鍵信號提供時(shí)序信息。TimingDesigner軟件提供獨特的時(shí)序參考圖如測量和計算變量結果，從行內文字到文件都支持廠(chǎng)商特定的約束語(yǔ)法。例如，在一個(gè)FPGA約束布線(xiàn)中，對符合其動(dòng)態(tài)文字窗口的語(yǔ)法要求中，可以通過(guò)時(shí)序圖中為特定信號計算延遲誤差。然后，我們可以將這些語(yǔ)法通過(guò)一個(gè)文本文件導入到FPGA的開(kāi)發(fā)系統中，或者我們可以直接將數值復制到FPGA的約束編輯器中。

　　對于高速存儲器接口設計，數據存儲器被放置在FPGA裝置I/O單元的附近，以盡量減少布線(xiàn)延時(shí)的影響。該I/O單元只有一個(gè)布線(xiàn)路徑為輸入數據信號，因此在數據總線(xiàn)的每一部分都存在數據路徑延遲。FPGA的PLL也被用來(lái)進(jìn)行適當的時(shí)鐘控制，并通常有幾種可能的從輸入焊盤(pán)到捕捉寄存器的路徑。制造商通過(guò)控制特定的屬性，使PLL的特點(diǎn)包括相位偏移，相乘，或相除等因素，無(wú)論是原始示例的設計代碼或約束都可以帶入模塊。因此，時(shí)鐘和數據路徑的布線(xiàn)和延誤必須確定，以實(shí)現適當的時(shí)鐘相位偏移。

　　圖5：TimingDesigner軟件為FPGA設計流程提供直觀(guān)的界面。

　　在FPGA的最初布局和布線(xiàn)完成后，時(shí)序報告提供數據總線(xiàn)中每個(gè)時(shí)序的詳細延時(shí)信息。如果有必要，可為FPGA開(kāi)發(fā)系統的關(guān)鍵信號設定延時(shí)路徑，TimingDesigner軟件可以提取相關(guān)信息和利用圖表更新。在這個(gè)設計實(shí)例中，我們需要輸入數據總線(xiàn)和相關(guān)時(shí)鐘信號的時(shí)序報告。

　　導入布線(xiàn)后的時(shí)序到TimingDesigner軟件中

　　導入FPGA的時(shí)序報告信息，我們需要規劃最壞的情況從而確定在圖表(Q_FPGA)中相關(guān)的波形圖。信號設計規范定義在同一個(gè)時(shí)序圖表中不能帶有同名的波形圖。通過(guò)規劃端口， TimingDesigner軟件可以過(guò)濾時(shí)序報告并提取有用的信息。這些規劃被存儲在圖表文件內并可預先解決的布局和布線(xiàn)問(wèn)題。

　　提供可視化的捕捉寄存器

　　從導入時(shí)序報告文件開(kāi)始， TimingDesigner軟件為關(guān)鍵信號延時(shí)創(chuàng )建變量，并在電子數據表中規劃和分配這些信號端口。變量過(guò)去是用來(lái)在時(shí)序圖中更新時(shí)鐘與數據關(guān)系?，F在，可確定在FPGA器件內捕捉寄存器中的邊緣關(guān)系。

　　內部寄存器建立和保持是從時(shí)序報告和相關(guān)的約束中提取所需的時(shí)序。下一步，在時(shí)序圖表中添加另外兩個(gè)信號和偏移時(shí)序報告中的布線(xiàn)延時(shí);在捕捉寄存器中添加數據和時(shí)鐘，然后建立和保持FPGA器件適用的約束。用時(shí)鐘邊緣和有效數據窗口邊緣的補償確定必要的相位偏移，來(lái)平衡設計中有效的數據窗口。

　　平衡有效數據窗口

　　我們可以使用下列公式來(lái)確定PLL時(shí)鐘信號產(chǎn)生的相位偏移：

　　1、從設計的實(shí)際有效數據窗口減少FPGA裝置I/O部分的最小有效數據窗口，然后結果除于2，實(shí)際結果為這2個(gè)有效數據窗口的差額(DlyDVW)。(參考圖3)

　　DlyDVW=(DVWdata-DVWdev)/2

　　2、I/O寄存器數據建立時(shí)間加上DlyDVW值，就確定了相對時(shí)鐘邊緣的有效數據窗口(DlyRelSU)。

　　DlyRelSU=DlyDVW+IOEsu

　　3、最后，從相對建立時(shí)間(上面第2步得到的數值)，減去時(shí)鐘信號與捕捉寄存器的有效數據窗口(從時(shí)序圖測量)之間的補償。

　　Clk_offset=DlyRelSU-EdgeOffset

　　利用上述公式，我們可以確定FPGA開(kāi)發(fā)系統中PLL的相位偏移量，并執行到下一步的布局和布線(xiàn)。

　　驗證結果

　　再次導入做過(guò)以上修改的布線(xiàn)后時(shí)序文件，TimingDesigner軟件會(huì )自動(dòng)更新需要的數值，并更正及重新定位I/O單元的時(shí)鐘信號CQ_intPLL。如圖6所示。依靠改變PLL，確切的平衡建立和保持空余將是不可能的。對于這些情況下，應該在FPGA裝置的PLL中獲取平衡增量以解決這個(gè)問(wèn)題。

　　圖6：在改變時(shí)鐘和平衡建立及保持空余后，獲取數據分析的時(shí)序圖表。

　　五、綜述

　　高速設計往往有嚴格的規范和嚴謹的發(fā)布時(shí)間表，所以需要一個(gè)交互式的時(shí)序規劃和分析工具，來(lái)獲得快速和完整的時(shí)序空余，以分析并解決可能影響到最終設計成功的因素。本文說(shuō)明了如何利用TimingDesigner軟件對FPGA設計流程進(jìn)行準確地捕捉和交換時(shí)序信息，以幫助在整個(gè)設計過(guò)程中管理時(shí)序空余，并提供可視化的界面驗證設計，并預測設計性能。今天的FPGA器件產(chǎn)品都帶有多功能的時(shí)鐘配置和豐富的I/O資源，并且帶有高數據傳輸能力，TimingDesigner軟件為高速存儲器如DDR QDR SRAM提供精確的關(guān)鍵路徑時(shí)序分析功能。