基于VHDL語(yǔ)言的智能撥號報警器的設計
介紹了以EDA技術(shù)作為開(kāi)發(fā)手段的智能撥號報警系統的實(shí)現。本系統基于VHDL語(yǔ)言,采用FPGA作為控制核心,實(shí)現了遠程防盜報警。該報警器具有體積小、可靠性高、靈活性強等特點(diǎn)。
關(guān)鍵詞:VHDL語(yǔ)言 FPGA ASIC DTMF
目前,智能撥號報警器大多采用單片機作為控制核心,這種傳統設計方法的特點(diǎn)是硬件和軟件截然不同,設計中不可相互替代;而且硬件連線(xiàn)復雜,可靠笥較差。
硬件描述語(yǔ)言(VHDL)和可編程ASIC器件的廣泛應用第一次打破了硬件和軟件的屏障。基于VHDL語(yǔ)言、以EDA技術(shù)作為開(kāi)發(fā)手段、采用現場(chǎng)可編程門(mén)陣列FPGA(Field Porogrammable Gate Array)作為控制核心實(shí)現的與電話(huà)線(xiàn)連接的智能撥號遠程報警器,與傳統設計相比較,不僅簡(jiǎn)化了接口和控制,提供了系統的整體性能和工作可靠性,也為進(jìn)一步提高系統集成創(chuàng )造了條件。
1 系統原理及組成
系統組成原理框圖如圖1所示。系統的控制核心是一片FPGA芯片,它由3個(gè)功能模塊構成:電話(huà)信號音識別模塊,DTMF收發(fā)時(shí)序仿真模塊和摘機/掛機控制模塊。3個(gè)模塊的功能分別為識別電話(huà)系統送來(lái)的信號音、控制DTMF撥號電路自動(dòng)撥號、控制摘掛機電路完成摘掛機操作。
2 PFGA功能模塊設計
智能撥號報警器的控制核心FPGA的三個(gè)功能模塊皆用VHDL語(yǔ)言編程實(shí)現,下面主要介紹FPGA的三個(gè)功能模塊的設計。
2.1 電話(huà)信號音識別模塊JUDGE
信號音判斷的實(shí)現原理是:由于電話(huà)系統信號音的撥號音、回鈴音和忙音的音源頻率均為450Hz(±25Hz)的正弦波,只是斷續比不同且在時(shí)間上有明顯的差異(撥號音為450Hz±25Hz連續信號,忙音為 0.35s通0.35s斷,回鈴音為1s通4s斷)。要判斷信號音,首先應將處理DTMF信號的MT8880芯片設置為呼叫處理模式,使電話(huà)呼叫過(guò)程中的各種信號音經(jīng)MT8880濾波、限幅后得到方波,并由MT8880的IRQ端輸出。然后對MT8880輸出的IRQ信號計數5秒,撥號音的計數下限為(450-25)×5=2125,計數上限為(450+25)×5=2375,即計數范圍為2125~2375。同理,忙音的計數范圍為 1041~1212,回鈴音的計數范圍為425~475,無(wú)信號音的計數應為零。但在實(shí)際編程中,需要考慮一定的計時(shí)計數誤差,并且使程序簡(jiǎn)化,因此采用不同信號音相鄰計數界限的中間值為區分不同的信號音。同時(shí),為合理利用FPGA硬件資源,中間值應盡量選為2的n次方(整數)。最后設定為計數值大于 1792為撥號音,在1024~1791之間的忙音,在256~1023之間的回鈴音,小于255為無(wú)信號音。
基于此原理設計的信號音識別模塊JUDGE如圖2所示。
CLK為時(shí)鐘信號輸入端;IRQ與MT8880芯片的IRQ輸出端相連接,是IRQ信號的計數輸入端;PICK是摘機信號輸入端;BUSY為電話(huà)忙狀態(tài)標志信號輸出端;DIAL是撥號使能信號端。該模塊的功能為:在摘機信號PICK產(chǎn)生大約1s后,即 MT8880芯片被設置為呼叫處理模式后啟動(dòng)該模塊。在該模塊的內部,設置了兩個(gè)計數器。一個(gè)為對CLK時(shí)鐘信號進(jìn)行計數,產(chǎn)生5s控制信號;另一個(gè)對 IRQ送來(lái)的脈沖進(jìn)行計數。兩個(gè)計數器由摘機信號PICK啟動(dòng),5s后判斷第二個(gè)計數器的計數值。如果計數值大于1792,則說(shuō)明電話(huà)交換機系統處于可撥號的狀態(tài),DIAL置為有效、BUSY置為無(wú)效,以觸發(fā)DTMF收發(fā)時(shí)序仿真模塊進(jìn)行撥號操作。否則,電話(huà)處于不可撥號的狀態(tài),DIAL無(wú)效、BUSY有效,驅動(dòng)摘/掛機模塊產(chǎn)生掛機信號。撥號音識別的部分VHDL程序如下:
process(irq,pick,stop)
variable cnt:integer;
constant lm_1792:integer:=1792;
begin
if(pick=‘0’);
dial=‘0’;
cnt:=0;
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