基于FPGA的RS232異步串行口IP核設計

　　2．5 接收模塊設計

　　接收模塊也分為空閑、檢測起始位、移位等3種模式。如圖4所示。首先捕捉起始位，在 mclkx16時(shí)鐘下不斷檢測從rx端輸入數據的起始位，當檢測到起始位后，接收模塊由空閑模式轉換為移位模式，并且16分頻mclkx16產(chǎn)生 rxclk波特率時(shí)鐘。此時(shí)rxclk時(shí)鐘的上升沿位于串行數據每一位的中間，這樣接下來(lái)的數據在每一位的中點(diǎn)采樣。然后由rxclk控制在上升沿將數據位寫(xiě)入移位寄存器rgr的rsr[7]位，并且rsr右移1位，依次將8位數據全部寫(xiě)入rsr，并且停止產(chǎn)生rxclk波特率時(shí)鐘。判斷奇偶校驗、幀結構和溢出標志正確后，rsr寄存器中的數據寫(xiě)入rhr數據鎖存寄存器中，最后由8位數據總線(xiàn)輸出轉換完成的數據。

　　接收模塊部分VHDL程序如下：

3 硬件電路設計

　　UART IP核設計完成后需要嵌入FPGA系統中才能運行，該系統選用Xilinx公司Spartan-IIE XC2S50型FPGA和與其配套的EPROM XC18V01組成，如圖5所示。該系統已實(shí)現設計要求的功能，實(shí)現IP核的驗證。

　　4 結果分析

　　程序經(jīng)仿真驗證后，須綜合生成IP核并嵌人FPGA中。使用Xilinx公司的Xilinx ISE工具綜合UART模塊，FPGA選用Xilinx公司Spartan-IIE XC2S50，系統時(shí)鐘40 MHz。經(jīng)Xil-inx ISE后，資源使用結果如表1所示。表明使用少量FPGA的Slice和LUT單元就可生成UART核，節省資源UART核可靈活分成接收和發(fā)送兩部分，可根據需要選擇使用。節省系統資源；一些控制標志字也可根據需要自行刪減和擴充。最后將集成有UART核的FPGA數據采集系統與測試臺進(jìn)行異步串行通信實(shí)驗，檢測通信數據表明使用UART核傳輸數據穩定可靠。

　　5 結束語(yǔ)

　　數據采集系統經(jīng)常采用UART異步串行通信接口作為系統的短距離串行通信。相對于傳統的UART器件來(lái)說(shuō)，把具有UART功能的IP核集成在FPGA中的更有利于提高數據采集系統的可靠性和穩定性，減小電路板面積。該系統設計的UART IP核通過(guò)仿真驗證，經(jīng)綜合、編譯、嵌入FPGA，成功實(shí)現系統通信。