基于CPCI總線(xiàn)的智能AD，DA模塊設計

2．4 電源設計

系統電源包括+5 V．3．3 V，1．8 V，+15 V，-15 V。

DSP芯片核心電壓為1．8 V，I／O電壓為3．3 V，所以需要該板提供3．3 V和1．8 V兩個(gè)電壓源。D／A芯片需要提供+15 V，-15 V兩種電源。+5 V電源是由系統提供，其他的電源均由+5 V電源轉換獲得。

對于線(xiàn)性穩壓來(lái)說(shuō)，其特點(diǎn)是電路結構簡(jiǎn)單，所需元件數量少，輸入／輸出壓差可以很大，但其致命弱點(diǎn)就是效率低，功耗高。DC-DC電路的特點(diǎn)是效率高，升降壓靈活，缺點(diǎn)是干擾和紋波較大。

對比凌特公司、國家半導體公司、德州儀器公司等的同類(lèi)型電壓轉換芯片，選取德州儀器公司的TPS73HD318模塊作為3．3 V和1．8 V電壓轉換芯片。選用RECOM公：REC3-0515DRW完成+5 V和+15 V，-15 V之間電壓轉換。他們具有90％以上的轉換效率、簡(jiǎn)單的外圍電路、更小的封裝、2．5％以下的紋波電壓等特點(diǎn)。

2．5 復位設計

如圖4所示，復位的輸入包括兩個(gè)部分：MAX1232輸出的RESETA和電源芯片TPS73HD318輸出的RESETB。MAX1232的輸入為手動(dòng)復位信號輸入和看門(mén)狗喂狗信號輸入。手動(dòng)復位信號來(lái)自復位按鈕，喂狗信號來(lái)自CPLD。復位輸出2個(gè)信號分別給DSP，D／A使用。

2．6 電平轉換設計

由于DSP的接口電平為3．3 V，CPLD和PC19052接口電平為5 V，為了將兩部分兼容起來(lái)，需要使用電平轉換緩沖芯片。如圖5所示該器件有兩個(gè)供電電源、兩個(gè)方向控制端、兩個(gè)使能端。通過(guò)連接不同的電壓源可以為器件的信號引腳提供不同的電平。

2．7 A／D，D／A設計

A／D和D／A芯片通過(guò)電平緩沖期間與DSP的地址數據總線(xiàn)連接，由DSP芯片負責A／D和D／A的初始化以及讀寫(xiě)控制。

3 CPLD邏輯設計

CPLD片內邏輯實(shí)現描述框圖見(jiàn)圖6。在CPLD內部主要實(shí)現了三個(gè)的功能，與DSP總線(xiàn)的邏輯接口、內部的寄存器、控制邏輯。

與DSP總線(xiàn)的接口邏輯實(shí)現與DSP邏輯接口，使DSP對CPLD的內部寄存器可以進(jìn)行訪(fǎng)問(wèn)。狀態(tài)寄存器為只讀寄存器，用來(lái)讀取中斷狀態(tài)、與雙口RAM進(jìn)行通信的標志位等信息；控制寄存器為只寫(xiě)寄存器，用來(lái)控制中斷屏蔽、修改通信的標志位。組合邏輯主要用來(lái)進(jìn)行地址譯碼、讀寫(xiě)譯碼。

4 DSP軟件設計

DSP軟件開(kāi)發(fā)主要是在TI提供的集成開(kāi)發(fā)環(huán)境CCS下，充分利用實(shí)時(shí)操作系統DSP／BIOS的強大功能，結合自己特定的處理算法．快速構筑一個(gè)滿(mǎn)足需求的高效率的軟件系統。在設計中，對DSP的初始化是必須的，該設計主要應用于實(shí)時(shí)控制系統中，其電路的主要功能是用于采集、運算、輸出。程序流程圖如圖7所示，上電后存儲在FLASH內的程序開(kāi)始運行，DSP開(kāi)始依次初始化RAM存儲器、CPLD內部寄存器、A／D寄存器、D／A寄存器。初始化完成后開(kāi)始讀取A／D輸入，由于A(yíng)／D轉換速度比讀取的速度慢，在讀取過(guò)程中需要查詢(xún)A／D轉換狀態(tài)，等待A／D芯片輸出轉換完成信號。將讀取的數據寫(xiě)入雙口RAM的指定位置，并刷新雙口RAM和CPLD內部的標志位，通知主機讀取數據。對A／D數據進(jìn)行運算，根據運算結果控制D／A輸出，等待查詢(xún)D／A轉換完成之后，程序再次跳轉至讀取A／D。

5 結 語(yǔ)

將該設計用于某一伺服控制系統，實(shí)現了系統功能，同時(shí)對系統的穩定性和可靠性給予了足夠的關(guān)注。經(jīng)長(cháng)時(shí)間考核，本系統運行穩定可靠。