ISA總線(xiàn)實(shí)現多路同步DDS信號源設計

　　成功的同步設計要求各路DDS的參考時(shí)鐘之間的相位差最小。參考時(shí)鐘邊沿的時(shí)間差會(huì )使各路DDS輸出信號產(chǎn)生相應比例的相位差。參考時(shí)鐘的邊沿抖動(dòng)要足夠小，上升/下降時(shí)間要短，以免增加時(shí)鐘信號的相位誤差。數據采集與多路DDS單元電路首先把外部送來(lái)的50MHz高精度、高穩定度的正弦信號轉換成方渡，送給各路DDS作參考時(shí)鐘。時(shí)鐘轉換功能利用1：4的PECL時(shí)鐘分配器SYl00EL15實(shí)現。ECL電路是現有各種實(shí)用數字邏輯集成電路中速度最快的一種，也是目前惟一能夠提供亞毫微秒開(kāi)關(guān)時(shí)間的實(shí)用數字邏輯電路。SYl00EL15最高可以工作在1.25GHz頻率上，器件間的最大偏斜為200ps，單個(gè)器件的最大偏斜為50ps，時(shí)鐘均方抖動(dòng)僅為2.6ps，上升時(shí)間介于325ps和575ps之間。AD9854的參考時(shí)鐘能夠兼容PECL邏輯。射頻信號在長(cháng)線(xiàn)傳輸過(guò)程中，為了抑制由此產(chǎn)生的反射和串擾，SY100EL15的輸出與AD9854參考時(shí)鐘之問(wèn)的PECL邏輯電路必須良好地匹配。圖4的匹配方式是一種比較好的方案。圖中：

　　對于3.3V供電的LVPECL電路，R1取126Ω，R2取82.5Ω。AD9854的時(shí)鐘輸入電路有單端方式和差分方式兩種，采用差分方式有利于抑制電路產(chǎn)生共模噪聲。時(shí)鐘分配網(wǎng)絡(luò )布線(xiàn)時(shí)，要保證每一路差分時(shí)鐘信號的走線(xiàn)等長(cháng)，并且各路DDS時(shí)鐘信號之間的走線(xiàn)也應當等長(cháng)。電路板應該按照微帶線(xiàn)設計。不同的微帶線(xiàn)結構將導致信號傳輸常數有所差異。

　　2.2 刷新時(shí)鐘

　　AD9854芯片引腳中與配置內核密切相關(guān)的信號除了數據線(xiàn)、地址線(xiàn)、寫(xiě)信號以外，還有刷新時(shí)鐘。寫(xiě)信號的作用是將I/O口上的數據傳送到AD9854芯片內部的緩沖區中，而刷新時(shí)鐘則用于配置AD9854內核的相應寄存器。刷新時(shí)鐘引腳既可以作為輸入信號，工作于外部刷新模式;又可以作為輸出信號，工作于內部刷新模式。鑒于多路同步原因，通常工作于外部刷新模式。刷新信號的時(shí)序如圖5所示。從AD9854內部看，刷新時(shí)鐘UPDATE實(shí)際上是電平有效信號。在該信號出現于A(yíng)D9854引腳后的第一個(gè)系統時(shí)鐘上升沿，即A時(shí)刻，系統時(shí)鐘識別到刷新時(shí)鐘。在第三個(gè)系統時(shí)鐘的上升沿，產(chǎn)生AD9854芯片DDS內核的內部刷新時(shí)鐘。該信號與系統刷新時(shí)鐘同步，作為將I/O口上的數據配置到AD9854內部配置寄存器的時(shí)鐘信號。在第四個(gè)系統時(shí)鐘的上升沿，完成對內部寄存器的配置。在第五個(gè)時(shí)鐘的上升沿，產(chǎn)生內部刷新時(shí)鐘信號的下降沿，配置過(guò)程結束。以圖5為例，為使該過(guò)程工作可靠，應當保證三路DDS芯片的刷新時(shí)鐘必須超前于相同的系統時(shí)鐘，即時(shí)鐘0，否則會(huì )導致各路DDS的輸出相差一個(gè)AD9854的系統時(shí)鐘。

　　2.3 鎖相倍頻

　　根據數模轉換的數學(xué)模型，DDS輸出信號的頻率通常不得超過(guò)系統時(shí)鐘頻率的40%。以50MHz作為參考時(shí)鐘產(chǎn)生頻率為20MHz的信號會(huì )給濾波帶來(lái)困難。AD9854內部集成了鎖相倍頻電路，可以將50MHz的參考時(shí)鐘倍頻至200MHz。片上鎖相倍頻電路帶來(lái)的問(wèn)題是環(huán)路建立時(shí)間會(huì )隨著(zhù)AD9854及片外環(huán)路濾波器的器件不同而產(chǎn)生差異。這將導致在鎖相環(huán)路的建立過(guò)程中，送給AD9854相位累加器的系統時(shí)鐘周期數目無(wú)法準確預測。因此在環(huán)路建立過(guò)程中，相位控制字的值必須為零以避免相位累加器的值不斷累加。DDS芯片內部集成鎖相環(huán)路的建立時(shí)間典型值約為400μs。為了保證各路DDS的同步，在起始10ms讓AD9854輸出的頻率控制字和相位控制字始終為零。10ms以后，才啟動(dòng)AD9854的輸出相位累加過(guò)程。待PLL建立起來(lái)以后，再改變各路DDS芯片相應的控制字。

　　計算機的主控軟件用VB語(yǔ)言編寫(xiě)，系統FPGA軟件用VHDL語(yǔ)言編寫(xiě)。FPGA內部設計了一個(gè)基于FIFO技術(shù)的緩沖區，將主控計算機發(fā)送過(guò)來(lái)的各類(lèi)控制命令暫存。為了簡(jiǎn)化控制時(shí)序，采用的方法是利用ISA總線(xiàn)的數據線(xiàn)依次傳輸各路AD9854的配置數據和寄存器地址，并且暫時(shí)存放在緩沖區中;而后利用ISA總線(xiàn)的寫(xiě)信號作為各路AD9854的刷新時(shí)鐘信號，完成對DDS芯片的同步配置。

3 測試結果

　　ISA總線(xiàn)信號源采用四層印刷電路板設計。布線(xiàn)時(shí)，采取電源退耦濾波、合理分割內電層、隔離數字地和模擬地等措施，有效地克服了計算機內部復雜的電磁干擾環(huán)境，得到了較好的測試結果。結果表明，信號在20MHz處的相位噪聲優(yōu)于一100dBc@lkHz，在O～0.5fs范圍內的雜散抑制優(yōu)于-55dBc。以DDS的尉新信號作為同步參考信號，三路DDS(包括DDS3的I/Q兩路)，從刷新時(shí)鐘上升沿到DDS有信號輸出，時(shí)間間隔均為305ns，能夠實(shí)現精確的同步。

　　本文對基于計算機的DDS技術(shù)做了嘗試。在沒(méi)有增加屏蔽結構的條件下。頻率合成器的相位噪聲和雜散指標都滿(mǎn)足系統要求，針對AD9854，通過(guò)精心設計，實(shí)現了多路DDS的同步和IQ正交輸出。

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