基于CY7C68013A和FPGA的ADSP-TS101擴展USB接口設計

ADI公司的DSP器件(ADSP-TS101)具有浮點(diǎn)實(shí)時(shí)處理能力強、并行性好等優(yōu)點(diǎn)，從而廣泛被彈載信號處理系統選用。其作為彈載主處理器，在導彈的系統試驗中，需要利用上位機對其中的大數據量的軟件變量進(jìn)行實(shí)時(shí)監控和記錄，這就需要一個(gè)上行傳輸給上位機的高速通信接口，數據上行的數據率需要大于6 MB/s。同時(shí)這個(gè)通信接口還需具有雙向特性，通過(guò)數據下行可實(shí)現在線(xiàn)程序加載與燒寫(xiě)。這樣的通信接口，還需具備設備連接簡(jiǎn)單、通用性強等特性，并能實(shí)現遠程(大于3m)數據傳輸。

　　ADSP-TS101自身的外總線(xiàn)接口和鏈路口(Linkport接口)，雖速度很快，但連接復雜，難以長(cháng)線(xiàn)傳輸，并不具備上述需求特征?？梢酝ㄟ^(guò)在DSP的Linkport總線(xiàn)接口上增加FPGA實(shí)現的適配電路，擴展USB 2.0接口，實(shí)現上述應用需求。下文將介紹具體的實(shí)現方案。

　　1 系統總體方案

　　系統實(shí)現的總體方案如圖1所示。

　　在本方案中，USB接口芯片選用Cypress公司的CY7C68013A。該芯片是Cypress公司FX2系列USB 2.0集成微控制器之一。集成了USB 2.0收發(fā)器、SIE、增強8051微控制器和GPIF，是一種優(yōu)秀的高速USB外設控制器。內置的8051微控制器獨立于USB數據通道，由SIE實(shí)現大部分USB 1.1和USB 2.0協(xié)議;USB FIFO和外部從FIFO映射到相同的8個(gè)512 B RAM模塊，實(shí)現內部傳輸和外部傳輸的無(wú)縫連接，可以較低的代價(jià)獲得較高的帶寬;8.5 KB內部RAM空間，可運行較為復雜的固件，實(shí)現軟件對硬件的配置。GPIF是由用戶(hù)可編程有限狀態(tài)機驅動(dòng)的柔性8/16位并行口，可編程GPIF向量組成一個(gè)GPIF波形，匹配受控接口的時(shí)序。

　　ADSP-TS101作為彈載主DSP芯片，含4個(gè)鏈路口，每個(gè)鏈路口可在時(shí)鐘雙沿以8位進(jìn)行雙向數據傳輸，速率高達250 MB/s。通過(guò)該接口，DSP每個(gè)處理幀將預觀(guān)測的變量結果以DMA的方式打包向上位機發(fā)送。

　　FPGA實(shí)現ADSP-TS101的Linkport接口與CY7C68013A之間的雙向數據緩沖和接口協(xié)議轉換?？紤]到CY7C68013A中的FIFO容量較DSP的一個(gè)處理幀預發(fā)送或接收的數據量較小，故在FPGA中設置上行和下行各一個(gè)大容量FIFO，用于數據緩沖，以減少對DSP中并行流水運行的程序的打擾。這里，由于DSP鏈路口的瞬時(shí)數據率遠高于USB芯片的傳輸速率(理論上限為60 MB/s)，故FIFO的DSP端口的數據傳輸為：一個(gè)處理幀只操作一次，而USB芯片端則分成多次操作。

　　限于篇幅，下文將重點(diǎn)對傳輸數據率要求高、設計難度大的上行通道的設計進(jìn)行詳細描述。

　 2 FPGA的模擬Linkport口設計

　　FPGA需要模擬Linkport口的接口時(shí)序，其與DSP的硬件連接關(guān)系圖如圖2所示。

　　Link協(xié)議通過(guò)8位并行數據總線(xiàn)完成雙向數據傳輸，與數據總線(xiàn)配合的還有相應的時(shí)鐘信號線(xiàn)LxCLKIN，LxCLKOUT。

　　2.1 Linkport口的傳輸協(xié)議

　　Linkport口傳輸數據時(shí)，每8個(gè)周期傳送一個(gè)4字組(16 B)，在時(shí)鐘的上升沿和下降沿均傳送一個(gè)字節。在傳送過(guò)程中，發(fā)送端將檢測接收端的LxCLKOUT信號，僅當接收端將它的LxCLKOUT置為高時(shí)，即接收端處于接收方式，且有空閑的緩沖時(shí)，發(fā)送端才可以啟動(dòng)下一個(gè)傳送過(guò)程。

　　傳送啟動(dòng)過(guò)程如圖3所示，發(fā)送端驅動(dòng)信號LxCLKOUT為低電平，以此向接收端發(fā)出令牌請求，發(fā)出令牌請求后，發(fā)送端等待6個(gè)周期，并驗證LxCLKIN是否依舊為高，若是則啟動(dòng)傳送過(guò)程。傳送過(guò)程啟動(dòng)一個(gè)周期以后，接收端將發(fā)送端的LxCLKIN驅動(dòng)為低，以此作為連接測試。若接收完當前4字組后接收端無(wú)法再接收另外的4字組，則接收端保持LxCLKIN為低。這種情況下，緩沖空閑后LxCLKIN信號被禁止。若緩沖為空，則接收端將置LxCLKIN為高電平。

　　作為同步信號，LxCLKOUT信號由發(fā)送端驅動(dòng)。數據在LxCLKOUT的上升沿和下降沿處鎖存到接收緩沖中，發(fā)送和接收緩沖都是128b寬。 LxCLKIN信號由接收端驅動(dòng)，發(fā)往發(fā)送端，它通常用作“等待”指示信號，但LxCLKIN信號也可以用作連接測試信號，保證接收端能正確地接收當前傳送數據。

　　當LxCLKIN信號用于等待指示信號時(shí)，接收端驅動(dòng)LxCLKIN信號為低電平。若LxCLKIN信號保持低電平狀態(tài)，則發(fā)送端可以[完成當前的4字組傳送，但無(wú)法啟動(dòng)下一個(gè)垂字組傳送。若還有其余的數據需要傳送，發(fā)送端需將LxCLKOUT置低，并等待接收端將LxCLKIN驅動(dòng)為高電平。如果在第12個(gè)時(shí)鐘沿到來(lái)之前LxCLKIN變?yōu)楦唠娖?，則緊跟著(zhù)傳送的將是新的4字組。

　　2.2 FPGA內的Linkport口邏輯設計

　　由于Link協(xié)議采用雙時(shí)鐘沿傳輸數據，而同步FPGA系統中，一般只采用單一時(shí)鐘的上升沿完成操作，因此需要將FPGA系統工作頻率SCLK設定為L(cháng)ink時(shí)鐘的2倍。然后將該時(shí)鐘的兩分頻輸出作為L(cháng)xCLKOUT信號，有效數據則在SCLK的上升沿更新。

　　FPGA中的Linkport口接口模塊電路與ADSP-TS101的Linkport口完全兼容，且采用了雙向雙倍數據傳輸DDR技術(shù)，能實(shí)現雙向雙倍的數據傳輸。FPGA中的Link口接口模塊電路如圖4所示。

　　圖5是FPGA內實(shí)現DSP數據上行的Linkport口接收時(shí)序仿真圖(基于Modelsim仿真軟件)。

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