基于FPGA的直接數字頻率合成器的設計和實(shí)現
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對面交流
海量資料庫查詢(xún)
直接數字頻率合成技術(shù)(Direct Digital Frequency Synthesis,即DDFS,一般簡(jiǎn)稱(chēng)DDS)，是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。目前各大芯片制造廠(chǎng)商都相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的高性能、多功能的DDS芯片,為電路設計者提供了多種選擇。然而在某些場(chǎng)合，專(zhuān)用DDS芯片在控制方式、置頻速率等方面與系統的要求差距很大，這時(shí)如果用高性能的FPGA器件來(lái)設計符合自己需要的DDS電路，就是一個(gè)很好的解決方法。
ACEX 1K器件是Altera公司著(zhù)眼于通信、音頻處理及類(lèi)似場(chǎng)合的應用而推出的芯片系列,總的來(lái)看將會(huì )逐步取代FLEX 10K 系列，成為首選的中規模器件產(chǎn)品。它具有如下優(yōu)點(diǎn)：
* 高性能。ACEX 1K器件采用查找表(LUT)和EAB(嵌入式陣列塊)相結合的結構，特別適用于實(shí)現復雜邏輯功能和存儲器功能，例如通信中應用的DSP、多通道數據處理、數據傳遞和微控制等。
* 高密度。典型門(mén)數為1萬(wàn)到10萬(wàn)門(mén)，有多達49,152位的RAM(每個(gè)EAB有4,096位RAM)。
* 系統性能。器件內核采用2.5V電壓，功耗低，能夠提供高達250MHz的雙向I/O功能，完全支持33MHz和66MHz的PCI局部總線(xiàn)標準。
* 靈活的內部互聯(lián)。具有快速連續式、延時(shí)可預測的快速通道互連；能提供實(shí)現快速加法器、計數器、乘法器和比較器等算術(shù)功能的專(zhuān)用進(jìn)位鏈和實(shí)現高速多扇入邏輯功能的專(zhuān)用級聯(lián)鏈。
本次設計采用的是ACEX EP1K50,典型門(mén)數50000門(mén)，邏輯單元2880個(gè),嵌入系統塊10個(gè)，完全符合單片實(shí)現DDS電路的要求。設計工具為Altera的下一代設計工具Quartus軟件。
DDS的工作原理
和電路結構
圖1所示是一個(gè)基本的DDS電路工作原理框圖。DDS以數控振蕩器的方式，產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉換電路、D/A轉換器和低通濾波器(LPF)。其中：
* 頻率累加器對輸入信號進(jìn)行累加運算，產(chǎn)生頻率控制數據或相位步進(jìn)量。
* 相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的2進(jìn)制碼進(jìn)行累加運算，是典型的反饋電路，產(chǎn)生累加結果Y。
* 幅度/相位轉換電路實(shí)質(zhì)是一個(gè)波形存儲器，以供查表使用。讀出的數據送入D/A轉換器和低通濾波器。
具體工作過(guò)程如下：
每來(lái)一個(gè)時(shí)鐘脈沖，N位加法器將頻率控制數據X與累加寄存器輸出的累加相位數據相加，把相加后的結果 送至累加寄存器的輸入端。累加寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數據反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續與頻率控制數據X相加；另一方面將這個(gè)值作為取樣地址值送入幅度/相位轉換電路(即圖1中的波形存儲器)，幅度/相位轉換電路根據這個(gè)地址值輸出相應的波形數據。最后經(jīng)數/模轉換和低通濾波器將波形數據轉換成所需要的模擬波形。
相位累加器在基準時(shí)鐘的作用下，進(jìn)行線(xiàn)性相位累加，當相位累加器累加滿(mǎn)量時(shí)就會(huì )產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是DDS合成信號的一個(gè)頻率周期。
DDS輸出信號的頻率由式(1)給定：
=(X/Y)× (1)
例如，我們假定基準時(shí)鐘為70 MHz,累加器為16位，則：
Y=216= 65,536
=70MHz
再假定X=4096,則：
=4096/65,536×70
=4.375MHz
可見(jiàn)，理論上通過(guò)設定DDS相位累加器位數頻率控制字X和基準時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。而DDS的頻率分辨率定義為：
/ Y (2)
由于基準時(shí)鐘一般固定，因此相位累加器的位數就決定了頻率分辨率。比如上面的例子中，相位累加器為16位，那么頻率分辨率就可以認為是16位。位數越多，分辨率越高。
利用 FPGA(ACEX EP1K50)
設計DDS
在用FPGA設計DDS電路的時(shí)候，相位累加器是決定DDS性能的一個(gè)關(guān)鍵部分。小的累加器可以利用ACEX器件的進(jìn)位鏈得到快速、高效的電路結構。然而由于進(jìn)位鏈必須位于臨近的LAB(邏輯陣列塊)和LE(邏輯單元)內，因此長(cháng)的進(jìn)位鏈勢必會(huì )減少其它邏輯使用的布線(xiàn)資源，同時(shí)過(guò)長(cháng)的進(jìn)位鏈也會(huì )制約整個(gè)系統速度的提高。
另一種提高速度的辦法就是采用流水線(xiàn)技術(shù)，即把在一個(gè)時(shí)鐘內要完成的邏輯操作分成幾步較小的操作，并插入幾個(gè)時(shí)鐘周期來(lái)提高系統的數據吞吐率。但是流水線(xiàn)技術(shù)比較適合開(kāi)環(huán)結構(open-loop)的電路，要用在累加器這樣的閉環(huán)反饋(close-loop feedback)的電路中必須謹慎考慮，以保證設計的準確無(wú)誤。
綜合考慮后，這一部分決定采用進(jìn)位鏈和流水線(xiàn)技術(shù)相結合的辦法，這樣既能保證較高的資源利用率，又能大幅提高系統的性能和速度。
相位/幅度轉換電路是DDS電路中另一個(gè)關(guān)鍵，設計中面臨的主要問(wèn)題就是資源的開(kāi)銷(xiāo)。電路通常采用ROM結構，相位累加器的輸出是一種數字式鋸齒波，通過(guò)取它的高若干位作為ROM的地址輸入，而后通過(guò)查表(LUT)和運算后，ROM就輸出所需波形的量化數據。
ROM一般在FPGA(針對Altera公司的器件)中是由EAB實(shí)現，并且ROM表的尺寸隨著(zhù)地址位數或數據位數的增加成指數遞增關(guān)系，因此在滿(mǎn)足信號性能的前提條件下，如何減少資源的開(kāi)銷(xiāo)就是一個(gè)重要的問(wèn)題。在實(shí)際設計時(shí)我們充分利用了信號周期內的對稱(chēng)性和算術(shù)關(guān)系來(lái)減少EAB的開(kāi)銷(xiāo)。
我們利用圖2的結構設計整個(gè)DDS電路：
采用Verilog硬件描述語(yǔ)言來(lái)實(shí)現整個(gè)電路，這不僅利于設計文檔的管理，而且方便設計的修改和擴充，以及在不同FPGA器件之間的移植。
由圖2可以清楚地看出整個(gè)系統只加入了一級流水線(xiàn)來(lái)提高速度，需要說(shuō)明的是在ROM和系統控制電路之間也可以加入流水線(xiàn)，但實(shí)際仿真表明效果不明顯，反而消耗了更多的資源，因此綜合考慮后只加入一級流水線(xiàn)。
為了進(jìn)一步提高速度，在DDS電路的相位累加器模塊和加法器模塊的設計時(shí)并沒(méi)有采用FPGA單元庫中的16～32位加法器，盡管它們可以很容易地實(shí)現高達32位的相位累加器，但當工作頻率較高時(shí)，這種方法不可取，因為它們較大的延時(shí)不能滿(mǎn)足速度要求。
因此，具體實(shí)現時(shí)我們分別用了4個(gè)和8個(gè)4位的累加器，以流水線(xiàn)的方式實(shí)現16位和32位累加器和加法器。比較仿真結果表明，采用流水線(xiàn)技術(shù)可以大大提高系統的工作速度。
從前面的分析可知，相位/幅度變換電路也是比較難實(shí)現的部分，它不僅要解決速度的問(wèn)題，還要考慮節省資源的問(wèn)題。如何有效利用FPGA有限的資源，是實(shí)現相位/幅度變換電路的最關(guān)鍵一點(diǎn)。
在實(shí)際運用中，我們將著(zhù)眼點(diǎn)主要放在了節省資源上來(lái),相位/幅度轉換電路中的主要問(wèn)題在于ROM的大小上。由于本次設計的DDS主要用于數字視頻編碼中，因此只需要輸出余弦(正弦)波，我們考慮了以下的優(yōu)化方式：余弦波信號對于直線(xiàn)成偶對稱(chēng)，基于此可以將ROM表減至原來(lái)的1/2，再利用左半周期內，波形對于點(diǎn)成奇對稱(chēng)，進(jìn)一步將ROM表減至最初的1/4，因此通過(guò)一個(gè)正弦碼表的前1/4周期就可以變換得到正弦和余弦的整個(gè)周期碼表。這樣就節省了將近3/4的資源，非?？捎^(guān)。
系統控制電路主要是根據是否需要相位調制(BPSK)及頻率調制(BFSK)，系統時(shí)鐘是否需要分頻得到所需的基準時(shí)鐘，頻率碼的輸入方式是串行、并行還是微機接口方式，如何控制輸出等具體要求而設計的。這一部分可以靈活設計，凸現FPGA的優(yōu)點(diǎn)所在。
利用ACEX EP1K50 實(shí)現
的DDS電路和專(zhuān)用DDS
芯片的比較
系統速度：用ACEX EP1K50實(shí)現DDS電路，16位精度(分辨率)的DDS電路最高頻率達到148MHz，32位精度(分辨率)的電路最高工作頻率107MHz；而采用專(zhuān)用DDS芯片的話(huà)，頻率在數十至數百兆赫茲之間，如AD9850 為125MHz，AD9851為180MHz，比較新的AD9854已經(jīng)達到300MHz。用FPGA實(shí)現的DDS電路能工作在如此之高的頻率，主要依賴(lài)于A(yíng)CEX EP1K50器件先進(jìn)的結構特點(diǎn)，以及在前文提出的多種優(yōu)化措施。
可控性：雖然有的專(zhuān)用DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。而利用ACEX EP1K50器件則可以根據需要方便地實(shí)現各種比較復雜的調頻、調相和調幅功能，具有良好的實(shí)用性。
信號質(zhì)量：專(zhuān)用DDS芯片由于采用特定的集成工藝，內部數字信號抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號；利用ACEX EP1K50器件也能輸出較高質(zhì)量的信號，雖然達不到專(zhuān)用DDS芯片的水平,但信號精度誤差在允許范圍之內。
成本：專(zhuān)用DDS芯片價(jià)格較高，而用FPGA器件設計的DDS電路嵌入到系統中并不會(huì )使成本增加多少。
結語(yǔ)
本文利用Altera公司的FPGA
(ACEX EP1K50)器件，通過(guò)各種優(yōu)化措施，設計開(kāi)發(fā)了DDS電路，達到了預期的目的，具有較高的性?xún)r(jià)比?！?BR>
參考文獻：
1． 張厥盛，曹麗娜 . 鎖相與頻率合成技術(shù) . 成都：電子科技大學(xué)出版社
2． A Direct-Digital Synthesizer with Improved Spectral Performance, IEEE Tran. on Communication . Vol 39. No 7 . July 1991
3． 徐立成 . 直接數字合成技術(shù)的應用 . 艦用雷達和對抗，1991(2)
4． Altera Inc . DATA BOOK . Altera Corporation ,2001
5． 夏宇聞 . 復雜數字電路與系統的Verilog HDL設計技術(shù) . 北京：北京航空航天大學(xué)出版社，1998
圖1 DDS的基本工作原理
圖2 用ACEX EP1K50 實(shí)現DDS的電路功能框圖
評論