嵌入式DSP訪(fǎng)問(wèn)片外SDRAM的低功耗設計研究

DSP有限的片內存儲器容量往往使得設計人員感到捉襟見(jiàn)肘，特別是在數字圖像處理、語(yǔ)音處理等應用場(chǎng)合，需要有高速大容量存儲空間的強力支持。因此，需要外接存儲器來(lái)擴展DSP的存儲空間。

在基于DSP的嵌入式應用中，存儲器系統逐漸成為功耗的主要來(lái)源。例如Micron公司的MT48LC2Mx32B2-5芯片，在讀寫(xiě)時(shí)功耗最大可以到達924 mW，而大部分DSP的內核功耗遠遠小于這個(gè)數值。如TI的TMS320C55x系列的內核功耗僅僅為0.05 mW／MIPS。所以說(shuō)，優(yōu)化存儲系統的功耗是嵌入式DSP極其重要的設計目標。本文主要以訪(fǎng)問(wèn)外部SDRAM為例來(lái)說(shuō)明降低外部存儲系統功耗的設計方法。

1 SDRAM功耗來(lái)源

SDRAM內部一般分為多個(gè)存儲體，通過(guò)行、列地址分時(shí)復用，系統地址總線(xiàn)對不同存儲體內不同頁(yè)面的具體存儲單元進(jìn)行尋址。SDRAM每個(gè)存儲體有2個(gè)狀態(tài)，即激活狀態(tài)和關(guān)閉狀態(tài)。在一次讀寫(xiě)訪(fǎng)問(wèn)完畢后，維持存儲體激活狀態(tài)稱(chēng)為開(kāi)放的頁(yè)策略（open-page policy），頁(yè)面寄存器中保存已經(jīng)打開(kāi)的行地址，直到它不得不被關(guān)閉，比如要執行刷新命令等；訪(fǎng)問(wèn)完畢后關(guān)閉存儲體稱(chēng)為封閉的頁(yè)策略（close-page pol-icy）。

為了更好地決定選擇哪種策略，需要熟悉SDRAM功耗的特點(diǎn)。SDRAM的功耗主要有3個(gè)來(lái)源：激活關(guān)閉存儲體、讀寫(xiě)和刷新。在大部分程序中，激活關(guān)閉存儲體引起的功耗占到訪(fǎng)存操作的總功耗的一半以上。圖1給出了對同一SDRAM行進(jìn)行讀寫(xiě)時(shí)，采用開(kāi)放的頁(yè)策略和封閉的頁(yè)策略的功耗比較（假設激活關(guān)閉存儲體一次消耗功耗為1），經(jīng)計算可知，若連續的幾個(gè)讀寫(xiě)操作在同一行，采用開(kāi)放的頁(yè)策略可以節省功耗。

圖1 開(kāi)放的頁(yè)策略和封閉的頁(yè)策略的功耗比較

根據上面對SDRAM功耗的特點(diǎn)的分析可知，盡量減少激活／關(guān)閉存儲體引起的附加功耗開(kāi)銷(xiāo)，是優(yōu)化SDRAM存儲系統功耗的根本，另外不能忽視一直處于激活狀態(tài)的存儲體帶來(lái)的功耗。

2 訪(fǎng)問(wèn)SDRAM的低功耗優(yōu)化設計方案

為更好的管理外部SDRAM，大部分嵌入式DSP片上集成和外部存儲器的接口EMIF（External Memory Interface），DSP的片內設備通過(guò)EMIF訪(fǎng)問(wèn)和管理存儲器。由EMIF將對同一行的讀寫(xiě)盡量歸并到一起進(jìn)行，減少激活／關(guān)閉存儲體引起的附加功耗開(kāi)銷(xiāo)。圖2為基于總線(xiàn)監測的讀寫(xiě)歸并設計方案的框圖。

圖2 基于總線(xiàn)監測的讀寫(xiě)歸并設計方案的框圖

1）采用塊讀的方法取指令。加入簡(jiǎn)化的指令Cache（I-Cache），將對SDRAM的讀程序讀操作按塊進(jìn)行。只有在Cache錯過(guò)時(shí)，由Cache通過(guò)EMIF對SDRAM進(jìn)行塊讀，每次讀16個(gè)字節。

2）加入寫(xiě)后數據緩沖區（WPB，Write PoST Buffer），將數據總線(xiàn)上的請求發(fā)往WPB，由WPB對SDRAM進(jìn)行塊寫(xiě)、讀寫(xiě)歸并。

3）動(dòng)態(tài)監測EMIF總線(xiàn)的利用率，塊讀和讀寫(xiě)歸并時(shí)采用開(kāi)放的頁(yè)策略，當總線(xiàn)利用率較低時(shí)，采用封閉的頁(yè)策略，當總線(xiàn)利用率很低時(shí)，將SDRAM進(jìn)入休眠模式。

3 訪(fǎng)問(wèn)SDRAM的低功耗設計

3.1 采用塊讀的I-Cache

對于程序總線(xiàn)的讀操作，根據程序的局部性原理，下一次要取得指令和當前要取指的指令在空間上很可能相鄰，因此對于讀程序采用塊讀的方法，每次讀一個(gè)塊，而不是一個(gè)字，并采用開(kāi)放的頁(yè)策略，因此對同一行的讀寫(xiě)操作不需要額外的激活／關(guān)閉操作，可以較快的完成。

當指令放在片外存儲器里時(shí)，可以將CPU最近使用的指令放在I-Cache中，鑒于改善整個(gè)系統的性能和低功耗設計的需求。DSP的I-Cache大小設計為8 KB，包括2塊存儲器，其結構相同，每一塊結構如下：

1）數據隊列，每個(gè)隊列包含256行，每行16個(gè)字節。當I-Cache錯過(guò)時(shí)，會(huì )采用最近最少使用算法（LRU）替換掉最長(cháng)時(shí)間沒(méi)有使用的行。

2）行有效位隊列，每行有一個(gè)行有效位，一旦一行裝滿(mǎn)數據。就置位該行有效位。

3）標簽隊列，每一行有一個(gè)標簽域，表明該行的數據的起始地址。當一行填滿(mǎn)，相應的標簽將存到該行的標簽域中。

如果要取的指令字在I-Cache中（命中），I-Cache會(huì )直接將其送給DSP。如果要取的指令字不在I-Cache中（錯過(guò)），I-Cache會(huì )通過(guò)EMIF從外部存儲器接口讀取4個(gè)32 b的代碼塊。一旦這個(gè)指令字被讀到I-Cache中，就送給CPU。

3.2 寫(xiě)后緩沖區的設計

數據在存儲器中的存放位置可能不像程序空間那么連續，而且數據空間有讀寫(xiě)，對數據空間讀寫(xiě)SDRAM進(jìn)行優(yōu)化的基本思想是，歸并對SDRAM同一行的讀寫(xiě)操作。具體來(lái)說(shuō)，包括歸并對同一行的多個(gè)讀操作、歸并對同一行的多個(gè)寫(xiě)操作，歸并對同一行的多個(gè)讀寫(xiě)操作3種情況，文獻提出了這種設計方法，其基本思想是：系統從預取緩沖區（FB，Fetch Buffer）中取數據；寫(xiě)數據時(shí)，先寫(xiě)到寫(xiě)歸并緩沖區（WCB，Write Combine Buffer）；對在FB或WCB中的同一行的讀寫(xiě)請求進(jìn)行歸并。但此設計方法是針對有一級Cache的通用微處理器系統，過(guò)于復雜，實(shí)現代價(jià)過(guò)高，不適合于本文研究的沒(méi)有一級數據Cache的DSP，因此這里采用寫(xiě)后緩沖區（Write Post Buffer）的方法，具體設計方法如下：

1）在EMIF中設立一個(gè)寫(xiě)后緩沖區，所有對SDRAM的讀寫(xiě)請求均送到寫(xiě)后緩沖區，寫(xiě)后緩沖區立即給CPU響應，CPU可以不用等待寫(xiě)操作的結束而繼續執行程序。

2）每當寫(xiě)后緩沖區接受到一個(gè)新的寫(xiě)請求后，首先判斷寫(xiě)后寄存器中是否存在和該寫(xiě)操作在SDRAM同一行的寫(xiě)操作，若有，將這兩個(gè)寫(xiě)操作歸并后同時(shí)向SDRAM進(jìn)行寫(xiě)。

3）當CPU讀數據時(shí)，首先檢查寫(xiě)后緩沖區，若存在要讀的數據，直接從寫(xiě)后緩沖區讀數據；若不存在，則從寫(xiě)后緩沖區中挑選和當前讀操作在同一行的寫(xiě)操作歸并后，對SDRAM進(jìn)行讀、寫(xiě)操作。

設計寫(xiě)后緩沖區不僅可以提高程序的執行效率，還可以節省功耗。綜合考慮系統的性能與功耗要求，這里DSP寫(xiě)后緩沖區設計為8 KB，采用和I-Cache類(lèi)似的結構。

3.3 動(dòng)態(tài)監測總線(xiàn)利用率

SDRAM在所有的行都打開(kāi)，等待讀寫(xiě)操作時(shí)的功耗是所有行都關(guān)閉時(shí)的2倍多，因此SDRAM為了低功耗的需要，設計時(shí)都加入了休眠模式。當對同一行有大量的讀寫(xiě)時(shí)，又需要采用開(kāi)放的頁(yè)策略，維持這些行打開(kāi)?？紤]到SDRAM的這些特點(diǎn)，單獨采用開(kāi)放的頁(yè)策略或封閉的頁(yè)策略是不合適的，需要結合運用。動(dòng)態(tài)監測EMIF總線(xiàn)的利用率，塊讀、塊寫(xiě)和讀寫(xiě)歸并時(shí)采用開(kāi)放的頁(yè)策略，當總線(xiàn)利用率較低時(shí)，采用封閉的頁(yè)策略，當總線(xiàn)利用率很低時(shí)，將SDRAM進(jìn)入休眠模式，需要時(shí)再澈活。

以MT48LC2M32P2為例進(jìn)行功耗估算，假設前后兩次訪(fǎng)問(wèn)命中同一行的概率是90％，當總線(xiàn)利用率（每個(gè)周期內總線(xiàn)被平均利用的次數）高于25％時(shí)。采用開(kāi)放的頁(yè)策略比采用封閉的頁(yè)策略節省功耗，當總線(xiàn)利用率在25％～20％之間時(shí)，采用兩種策略差別不大，維持當前采用的策略，當總線(xiàn)利用率低于20％時(shí)，采用封閉的頁(yè)策略比采用開(kāi)放的頁(yè)策略節省功耗，當總線(xiàn)利用率低于10％時(shí)，在采用封閉的頁(yè)策略的同時(shí)，每次訪(fǎng)問(wèn)結束后都將SDRAM進(jìn)入休眠模式，比單純采用封閉的頁(yè)策略更節約功耗。

文獻統計了通用處理器中不同程序的總線(xiàn)的利用率，如表1所示?？梢?jiàn)，對于不同的程序，總線(xiàn)利用率差別較大。根據當前總線(xiàn)的利用率來(lái)決定采用何種策略訪(fǎng)問(wèn)SDRAM是比較合適的。

表1

4 優(yōu)化后的EMIF的性能分析

對采用的總線(xiàn)監測的讀寫(xiě)歸并方案進(jìn)行計算，假設前后命中同一行的概率是90％，根據Micron數據手冊計算，歸并兩個(gè)寫(xiě)操作功耗減少24％，對不同的總線(xiàn)利用率的計算結果如圖3所示。

圖3 基于總線(xiàn)監測的讀寫(xiě)歸并方案功耗計算

5 結束語(yǔ)

在基于DSP的嵌入式應用系統中，存儲系統的功耗占據系統功耗的大部分。當外部存儲器采用SDRAM時(shí)，降低SDRAM的換行訪(fǎng)問(wèn)可以節約大量的功耗。本文設計的基于總線(xiàn)監測的讀寫(xiě)歸并方案，不僅降低了外部存儲系統的功耗，而且可以在一定程度上提高存儲系統的性能。加入的I-Cache可以使程序總線(xiàn)更快地讀指令，加入的寫(xiě)后緩沖區（WPB）可以使CPU不用等待緩慢的外部寫(xiě)操作的結束而直接繼續執行指令。