一種實(shí)時(shí)操作系統硬件加速設計

隨著(zhù)科技的進(jìn)步，嵌入式系統的功能逐漸由簡(jiǎn)單向復雜發(fā)展，開(kāi)發(fā)難度也隨之提高。嵌入式操作系統的使用，屏蔽了部分硬件信息，提供給開(kāi)發(fā)者統一的平臺，降低了開(kāi)發(fā)難度，提高了代碼的重復利用率。在一些特殊的領(lǐng)域(醫療、汽車(chē)、航空航天)，對嵌入式系統的實(shí)時(shí)性要求非常高。在這些場(chǎng)合，任務(wù)必須在給定的時(shí)間內響應并正確完成。而實(shí)時(shí)操作系統RTOS(Real Time OperatiON System)本身的運行，必然會(huì )引起性能的下降，在任務(wù)數量增加時(shí)，這種下降更加明顯。例如，使用uC/OS-II實(shí)時(shí)操作系統在PowerPC處理器上運行，在TimeTick(時(shí)鐘節拍)周期為10 ?滋s、運行64個(gè)任務(wù)的情況下，TimeTick中斷函數占用的CPU時(shí)間已達到42%[1]。

目前,RTOS軟件層面的研究已經(jīng)很成熟,可有效提高RTOS性能的方法有以下幾種：

(1)提高處理器的運行頻率[2]。這對功耗相當敏感的嵌入式系統并不是好方法。同時(shí)高頻時(shí)鐘所引起的電磁干擾對電路板布線(xiàn)的要求也更高；

(2)設計專(zhuān)用于RTOS系統服務(wù)的硬件。硬件對相同的操作可并行處理。如果設計一種硬件，在任務(wù)數量或TimeTick頻率增加的情況下，系統也能在固定的時(shí)鐘周期內完成所有任務(wù)域的更新，從而降低RTOS運行所占的CPU時(shí)間。

本文設計了實(shí)時(shí)系統加速RTA(Real-Time Acceleration)模塊，對任務(wù)調度和系統時(shí)間管理進(jìn)行硬件化，降低了任務(wù)中斷時(shí)間，并對最終的測量數據進(jìn)行對比，得出結論。

1 RTA的硬件設計

本文的硬件平臺使用OR1200[3] CPU,它是一款由OpenCores網(wǎng)站維護的開(kāi)放源代碼CPU,內部結構可見(jiàn)可修改,且沒(méi)有版權問(wèn)題。RTA模塊作為從設備連接到Wishbone總線(xiàn)[4]上。在RTA模塊中，由硬件實(shí)現任務(wù)管理和時(shí)間管理。RTA中的寄存器全部映射到內存空間上，軟件通過(guò)對寄存器的訪(fǎng)問(wèn)來(lái)控制RTA模塊的運行。

該專(zhuān)用硬件可分成如下兩部分：

(1)任務(wù)管理和時(shí)間管理部分。RTA模塊支持64個(gè)任務(wù)，使用基于優(yōu)先級的調度策略，每個(gè)任務(wù)有唯一的優(yōu)先級。RTA只在需要任務(wù)切換時(shí)才中斷CPU。時(shí)間延時(shí)的最小單位是TimeTick(時(shí)鐘節拍)，最長(cháng)時(shí)間延時(shí)可達65 535個(gè)TimeTick；

(2)用于產(chǎn)生TimeTick信號的Timer(計時(shí)器)。RTA必須有獨立的Timer為其產(chǎn)生TimeTick信號。在本文中，利用OR1200自帶的Timer完成此工作。

本文使用的系統是在μC/OS-II實(shí)時(shí)操作系統基礎上改進(jìn)實(shí)現的。該RTOS由Micrium網(wǎng)站維護，已經(jīng)應用于商業(yè)產(chǎn)品[5]。整個(gè)軟硬件的實(shí)現在FPGA開(kāi)發(fā)板DE2-70上完成，系統時(shí)鐘頻率為25 MHz。

1.1 任務(wù)管理和時(shí)間管理

任務(wù)管理和時(shí)間管理的設計框圖如圖1所示。

每個(gè)任務(wù)都有4個(gè)域：TaskValid、OSTCBStat、OSTCBDly和OSTCBStatPend。每個(gè)任務(wù)都有一個(gè)任務(wù)就緒標志TaskReady，RTA通過(guò)PrioBitmapToBinary模塊找到最高的優(yōu)先級并送給HighestPrio。在CPU響應外部中斷或者給調度器上鎖時(shí),可以通過(guò)OSIntNesting和OSLockNesting寄存器關(guān)閉RTA的中斷。

μC/OS-II實(shí)時(shí)系統內核中,任務(wù)調度基于TimeTick完成，由于程序只能順序執行,任務(wù)的timedly域更新也是順序執行的，從而使得調度函數的執行時(shí)間與運行的任務(wù)數量有關(guān)。在RTA模塊中，基于TimeTick的調度機制并沒(méi)有改變，只是原型中順序執行的timedly更新，在硬件中可以同時(shí)執行。在使用RTA模塊的系統中，移去了軟件中的用于任務(wù)調度的數據結構，相應地在硬件中予以實(shí)現。

當有更高優(yōu)先級的任務(wù)進(jìn)入就緒態(tài)時(shí)，就會(huì )產(chǎn)生RTA中斷。硬件實(shí)現上，當進(jìn)入就緒態(tài)的上個(gè)時(shí)鐘周期的最高優(yōu)先級和本時(shí)刻的最高優(yōu)先級不同時(shí)，便產(chǎn)生中斷信號。在μC/OS-II中，每個(gè)TimeTick時(shí)刻都會(huì )發(fā)生中斷，這就需要更頻繁地保存CPU寄存器，相比本文提出的方法，浪費了更多的CPU時(shí)間。

1.2 TimeTick信號的產(chǎn)生

RTA的運行需要一個(gè)可配置的Timer來(lái)為其產(chǎn)生TimeTick信號。在本文中，通過(guò)對OR1200進(jìn)行改造，利用其內部的Timer產(chǎn)生中斷信號作為RTA任務(wù)調度的標準時(shí)鐘節拍，而將RTA的中斷信號連接到原來(lái)Timer在CPU的接口處。這樣，CPU通過(guò)Wishbone總線(xiàn)可對Timer進(jìn)行讀寫(xiě)，且RTA產(chǎn)生的中斷不會(huì )占用可編程中斷控制器PIC（Programmable Interrupt Controller）。改造后的框圖如圖2所示。

1.3 軟件實(shí)現

因為任務(wù)數據結構的改變，源碼中所有涉及到任務(wù)數據結構的函數都要進(jìn)行修改。由于任務(wù)調度和時(shí)間處理由RTA模塊執行，原先執行TimeTick的中斷函數要作相應修改，在中斷時(shí)，只需讀取RTA中HighestPrio寄存器，然后做上下文切換，運行該優(yōu)先級的任務(wù)即可。

2 實(shí)驗結果

本實(shí)驗使用的CPU為OR1200，CPU和所有的外設都通過(guò)Wishbone總線(xiàn)連接，系統時(shí)鐘為25 MHz。在A(yíng)ltera的Cyclone II FPGA平臺上,使用Quartus8.1工具對RTA進(jìn)行布局布線(xiàn),其共占用4 197個(gè)邏輯單元LE(Logic Element）。

任務(wù)響應時(shí)間是RTOS性能的一個(gè)重要指標，其定義為：從任務(wù)中斷產(chǎn)生的時(shí)刻起，到恢復任務(wù)執行之間的時(shí)間。試驗中，利用自定義的Timer作為測量標尺，在2個(gè)測試點(diǎn)各讀取一次，相減后的數值再乘以此Timer的周期，便得到該段測試時(shí)間。圖3是有硬件加速和無(wú)硬件加速的任務(wù)響應時(shí)間的測試結果，單位是系統時(shí)鐘周期。

從圖中3可以看出，在無(wú)硬件支持的RTOS中，隨著(zhù)任務(wù)數的增加，任務(wù)響應時(shí)間也隨之呈線(xiàn)性增加。其原因是，程序順序執行，在無(wú)硬件加速的情況下，RTOS內核在每個(gè)TimeTick中斷都要對任務(wù)的延時(shí)域進(jìn)行順序更新。隨著(zhù)任務(wù)的增加，延時(shí)域的處理時(shí)間也增長(cháng)。有硬件加速支持時(shí)，任務(wù)響應時(shí)間縮短，而且與正在運行的任務(wù)數量沒(méi)有關(guān)系。這是因為所有任務(wù)的延時(shí)域都同時(shí)更新，在一個(gè)時(shí)鐘周期內即可全部完成。所以使用RTA模塊后，降低了系統本身占用CPU的時(shí)間，提高了系統的可預測性?？梢?jiàn)，在添加RTA模塊后RTOS的性能得到了提高。

本文將μC/OS-II系統中調用頻繁的任務(wù)調度和時(shí)間管理采用硬件實(shí)現，達到了降低系統負載、穩定任務(wù)響應時(shí)間、提高系統可預測性的目的。實(shí)驗結果表明，使用本硬件，任務(wù)中斷響應時(shí)間可降低85.8%。