Verilog代碼命名六大黃金規則

關(guān)于Verilog代碼中命名的六大黃金規則。

　　1. 系統級信號的命名。

　　系統級信號指復位信號，置位信號，時(shí)鐘信號等需要輸送到各個(gè)模塊的全局信號；系統信號以字符串Sys開(kāi)頭。

　　2. 低電平有效的信號后一律加下劃線(xiàn)和字母n。如：SysRst_n；FifoFull_n；

　　3. 經(jīng)過(guò)鎖存器鎖存后的信號，后加下劃線(xiàn)和字母r，與鎖存前的信號區別。如CpuRamRd信號，經(jīng)鎖存后應命名為CpuRamRd_r。低電平有效的信號經(jīng)過(guò)鎖存器鎖存后，其命名應在_n后加r。

　　如CpuRamRd_n信號，經(jīng)鎖存后應命名為CpuRamRd_nr多級鎖存的信號，可多加r以標明。如CpuRamRd信號，經(jīng)兩級觸發(fā)器鎖存后，應命名為CpuRamRd_rr。

　　4. 模塊的命名。

　　在系統設計階段應該為每個(gè)模塊進(jìn)行命名。命名的方法是，將模塊英文名稱(chēng)的各個(gè)單詞首字母組合起來(lái)，形成3到5個(gè)字符的縮寫(xiě)。若模塊的英文名只有一個(gè)單詞，可取該單詞的前3個(gè)字母。各模塊的命名以3個(gè)字母為宜。例如：Arithmatic Logical Unit模塊，命名為ALU。Data Memory Interface模塊，命名為DMI。Decoder模塊，命名為DEC。

　　5. 模塊之間的接口信號的命名。

　　所有變量命名分為兩個(gè)部分，第一部分表明數據方向，其中數據發(fā)出方在前，數據接收方在后，第二部分為數據名稱(chēng)。兩部分之間用下劃線(xiàn)隔離開(kāi)。第一部分全部大寫(xiě)，第二部分所有具有明確意義的英文名全部拼寫(xiě)或縮寫(xiě)的第一個(gè)字母大寫(xiě)，其余部分小寫(xiě)。

　　舉例：CPUMMU_WrReq，下劃線(xiàn)左邊是第一部分，代表數據方向是從CPU模塊發(fā)向存儲器管理單元模塊（MMU）。下劃線(xiàn)右邊Wr為Write的縮寫(xiě)，Req是Request的縮寫(xiě)。兩個(gè)縮寫(xiě)的第一個(gè)字母都大寫(xiě)，便于理解。整個(gè)變量連起來(lái)的意思就是CPU發(fā)送給MMU的寫(xiě)請求信號。模塊上下層次間信號的命名也遵循本規定。若某個(gè)信號從一個(gè)模塊傳遞到多個(gè)模塊，其命名應視信號的主要路徑而定。

　　6. 模塊內部信號：

　　模塊內部的信號由幾個(gè)單詞連接而成，縮寫(xiě)要求能基本表明本單詞的含義；單詞除常用的縮寫(xiě)方法外（如：Clock-》Clk， Write-》Wr， Read-》Rd等），一律取該單詞的前幾個(gè)字母（ 如：Frequency-》Freq， Variable-》Var 等）；每個(gè)縮寫(xiě)單詞的第一個(gè)字母大寫(xiě)；若遇兩個(gè)大寫(xiě)字母相鄰，中間添加一個(gè)下劃線(xiàn)（如DivN_Cntr）；

　　舉例：SdramWrEn_n；FlashAddrLatchEn.