使用FPGA解決DSP設計難題

由于DSP能夠迅速測量、過(guò)濾或壓縮實(shí)時(shí)模擬信號，因此DSP在電子系統設計中非常重要。這樣，DSP有助于實(shí)現數字世界與真實(shí)(模擬)世界的通信。但是隨著(zhù)電子系統變得越來(lái)越精細，需要處理多個(gè)模擬信號源，工程師們不得不作出艱難的決策。是使用多個(gè)DSP并使其功能與系統的其余部分同步，還是使用一個(gè)能夠實(shí)現多個(gè)功能的帶精細軟件的高性能DSP更具優(yōu)勢？

由于現在的系統很復雜，在許多情況下，單DSP的實(shí)現方案的往往沒(méi)有足夠的處理能力。同時(shí)，系統架構也不能滿(mǎn)足多芯片系統的成本、復雜性和功耗要求。

FPGA現已成為需要高性能DSP功能的系統的絕佳選擇。事實(shí)上，與獨立的數字信號處理器相比，FPGA技術(shù)一般可以為DSP難題提供更加簡(jiǎn)單的解決方案。要了解其中的原因，需要回顧一下DSP的起源和發(fā)展過(guò)程。

專(zhuān)用微處理器

在過(guò)去的二十多年里，傳統的DSP架構一直在竭力跟上日益增長(cháng)的性能要求的步伐。隨著(zhù)視頻系統大踏步地邁進(jìn)高清和3D時(shí)代，并且通信系統為實(shí)現更高帶寬已經(jīng)將現有技術(shù)發(fā)揮到極致，設計師們需要可替代的實(shí)現策略。用于實(shí)現數字信號處理算法的硬件不外乎以下三種基本器件之一：微處理器、邏輯電路和存儲器。有些設計可能還需要額外硬件來(lái)實(shí)現模數轉換(A/D)、數模轉換(D/A)以及高速數字接口。

傳統的數字信號處理器是設計用于實(shí)現專(zhuān)門(mén)目的的微處理器。這類(lèi)處理器非常適合用于處理算法密集型任務(wù)，但是性能卻受到時(shí)鐘速率及其內部設計順序性的限制。這限制了它們對輸入數據采樣每秒最多執行的運算次數。一般來(lái)講，每執行一次算術(shù)邏輯單元(ALU)運算需要三或四個(gè)時(shí)鐘周期。多核架構可以提高性能，但是提升幅度有限。因此，采用傳統信號處理器的設計必須重復利用架構單元來(lái)實(shí)現算法。對于每次執行的加、減、乘或其他任何基本運算，不論是內部還是外部反饋，每次執行都必須循環(huán)通過(guò)ALU。

遺憾的是，在處理當今眾多的高性能應用時(shí)，典型的DSP難以滿(mǎn)足系統要求。過(guò)去已經(jīng)提出過(guò)多種解決方案，包括在一個(gè)器件中使用多個(gè)ALU或者在一塊板上使用多個(gè)DSP器件；不過(guò)這類(lèi)方案往往會(huì )大大增加成本，并且只會(huì )將問(wèn)題轉移到另外一個(gè)領(lǐng)域。比如，用多個(gè)器件提高性能遵循指數曲線(xiàn)。要使性能提高一倍，需要用兩個(gè)器件，若要再提高一倍，則需要用四個(gè)器件，依此類(lèi)推。此外，程序員關(guān)注的重點(diǎn)往往會(huì )從信號處理功能轉移到多個(gè)處理器和內核之間的任務(wù)調度上。這會(huì )產(chǎn)生大量的附加代碼，而且這些代碼會(huì )成為系統開(kāi)銷(xiāo)，而不是用于解決眼前的數字信號處理問(wèn)題。

FPGA 技術(shù)的引進(jìn)為解決DSP方案與日俱增的復雜性帶來(lái)了福音。FPGA最初開(kāi)發(fā)的目的是為了整合和集中分立的存儲器和邏輯電路，以實(shí)現更高的集成度、更出色的性能和更高的靈活性。FPGA技術(shù)現已成為目前使用的幾乎所有高性能系統的一個(gè)重要組成部分。相比傳統DSP，FPGA是由可配置邏輯陣列(CLB)、存儲器、DSP邏輯片(Slice)和一些其他元件組成的統一陣列構成的巨大并行結構。它們可以使用VHDL和Verilog等高級描述語(yǔ)言進(jìn)行編程，或者在框圖中使用系統生成器進(jìn)行編程。FPGA還提供許多專(zhuān)用功能和IP核，用來(lái)以高度優(yōu)化的方式直接完成實(shí)現方案。

FPGA內的數字信號處理器的主要優(yōu)勢是能夠定制滿(mǎn)足系統要求的方案。這意味著(zhù)在多通道或高速系統中，用戶(hù)可以充分利用器件內部的并行性，從而最大限度地提高性能，而對于低速系統，則可以更多地采用串行方式完成設計。因此，設計人員可以定制滿(mǎn)足算法和系統要求的方案，而不是取期望的理想設計的折衷方案來(lái)迎合純順序器件的諸多局限。另外，超高速I(mǎi)/O通過(guò)最大限度地提高從捕捉經(jīng)處理鏈再到最終輸出的數據流，可進(jìn)一步降低成本并減少瓶頸問(wèn)題。

下面以一個(gè)同時(shí)使用傳統DSP架構和FPGA架構的FIR濾波器實(shí)現方案為例，來(lái)說(shuō)明每種解決方案的優(yōu)劣。

數字FIR濾波器實(shí)例

有限脈沖響應(FIR)濾波器是一種使用最廣的數字信號處理元件。設計人員使用濾波器來(lái)改變數字信號的幅度或頻譜，通常用于隔離或突出樣本數據頻譜中的特定區域。從這個(gè)角度來(lái)講，可以把濾波器視為信號的預處理方式。在典型的濾波器應用中，輸入數據樣本通過(guò)小心同步的數學(xué)運算與濾波器系數相結合(這取決于濾波器的類(lèi)型和實(shí)現策略)，隨后數據樣本進(jìn)入下一個(gè)處理階段。如果數據源和目的地都是模擬信號，則數據樣本必須首先通過(guò)A/D轉換器，而結果則必須饋送給D/A轉換器。

最簡(jiǎn)單的FIR濾波器是通過(guò)用一系列的延遲元件、乘法器和加法器樹(shù)或加法器鏈來(lái)實(shí)現的。

下面的等式是單通道FIR濾波器的數學(xué)表達式：

公式1

該等式中的各項分別表示輸入樣本、輸出樣本和系數。假設S為連續的輸入樣本流，Y為經(jīng)濾波后產(chǎn)生的輸出樣本流，那么n和k則對應特定的瞬時(shí)時(shí)間。這樣，若要計算時(shí)間n時(shí)的輸出樣本Y(n)，則需要一組在N個(gè)不同時(shí)間點(diǎn)的樣本，即：S(n)、S(n-1)、s(n-2)、…s(n-N+1)。將這組N個(gè)輸入樣本乘以N個(gè)系數并求和，便可得出最終結果Y。

圖2是一個(gè)簡(jiǎn)單的31抽頭FIR濾波器(長(cháng)度N=31)的框圖。

圖1：傳統的DSP架構

圖2：長(cháng)度為31抽頭的FIR濾波器

在選擇濾波器的理想長(cháng)度和系數值時(shí)，有多種設計工具可供使用。其目的是通過(guò)選擇適當的參數來(lái)實(shí)現所需的濾波器性能。參數選擇最常用的設計工具是MATLAB。一旦選定了濾波器參數，就可以用數學(xué)等式實(shí)現。

實(shí)現FIR濾波器的基本步驟包括：

1. 對輸入數據流采樣；
2. 在緩沖區組織輸入樣本，以便讓每個(gè)捕捉到的樣本與每項濾波器系數相乘；
3. 讓每個(gè)數據樣本與每項系數相乘，并累加結果；
4. 輸出濾波結果。

使用“相乘累加法”在處理器上實(shí)現FIR濾波器的典型C語(yǔ)言程序，如下列代碼所示。



圖3所示的實(shí)現方案被稱(chēng)為相乘累加或MAC型實(shí)現方案。這基本上就是用傳統的DSP處理器實(shí)現濾波器的方法。采用內核時(shí)鐘速率為1.2GHz的典型DSP處理器并以這種方式實(shí)現的31抽頭FIR濾波器的最高性能約為9.68MHz，或最大的輸入數據率為968MS/s。