Xilinx FPGA的嵌入式系統開(kāi)發(fā)過(guò)程
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圖1中MicroBlaze處理器的外部接口定義如下：
①DPLB(Data Processor Local Bus)、DOPB(Data On—chip Peripheral Bus)；數據接口，處理器本地總線(xiàn)，用于處理器與片內的設備數據交換。
②IPLB(Instruction Processor Local Bus)、IOPB(Instruction On-Chip Peripheral Bus)：指令接口，用于指令讀取通道。
③DLMB(Data Local Memory Bus)：數據接口，本地存儲器總線(xiàn)，用于高速數據交換。
④ILMB(Instruction Local Memory Bus)；指令接口，實(shí)現高速指令讀取。
⑤MFSL0～15(Main Fast Simple Link)：FSL主設備數據接口，提供點(diǎn)對點(diǎn)數據通道；SFSL0～15(Slave FastSimple Link)：FSL從設備點(diǎn)對點(diǎn)數據接口。
⑥DWFSL0～15：FSL主設備直接連接接口；DRFSL0～15：FSL從設備直接連接接口；
⑦IXCL(Instruction side Xilinx CacheLink interface)和DXCL(Data side Xilinx CacheLink interface)：分別為指令高速緩存接口和數據高速緩存接口。
2 EDK工具開(kāi)發(fā)流程
Xilinx公司嵌入式開(kāi)發(fā)套件工具EDK(Embedded Development Kit)為用于開(kāi)發(fā)基于MieroBlaze軟核和PowerPC硬核處理器的SOPC系統提供了一個(gè)很好的工具平臺。Xilinx公司的EDK工具主要包含：Xilinx Platform Studio(XPS)人機界面、嵌入式系統工具套件、嵌入式處理IP核、Platform Studio SDK(Software Development Kit，SDK)。XPS提供下面的特性：
◆能夠添加核，編輯核參數，進(jìn)行總線(xiàn)和信號連接，產(chǎn)生MHS文件；
◆能夠產(chǎn)生和修改MSS文件；
◆支持Xilinx底層所有工具；
◆能夠產(chǎn)生和觀(guān)察系統塊圖和設計報告；
◆多用戶(hù)軟件應用支持；
◆項目管理；
◆過(guò)程和工具流程依賴(lài)管理。
一個(gè)完整的嵌入式處理器系統設計通常包括3個(gè)部分：硬件系統的構建、軟件系統及存儲器映射、應用程序開(kāi)發(fā)。
硬件系統的構建是指設計人員根據應用的需要而使用Xilinx的技術(shù)建立靈活的嵌入式處理子系統。硬件平臺是由一個(gè)或多個(gè)處理器或外設連接到處理器總線(xiàn)構成的，EDK通過(guò)微處理器硬件規范(Microprocessor Hardware Specification，MHS)文件記錄硬件平臺信息。
軟件系統及存儲器映射是由軟件驅動(dòng)和用于建立應用程序的操作系統組成的。所建立的軟件映像文件只包含用戶(hù)所使用到的一部分Xili nx的庫。EDK通過(guò)微處理器軟件規范(Microprocessor Software Spectifcation，MSS)記錄軟件平臺信息。設計人員可以在軟件平臺運行多個(gè)應用程序。
MHS和MSS數據文件定義了嵌入式系統，其開(kāi)發(fā)流程如圖2所示。本文引用地址：http://dyxdggzs.com/article/148224.htm
3 嵌入式系統應用設計
3．1 系統的硬件組成
本文以某智能無(wú)線(xiàn)電監測管控系統為例，采用基于FPGA的SOPC技術(shù)，選用的實(shí)驗平臺為Xilinx公司的XCAVSX35 FPGA開(kāi)發(fā)平臺。圖3表示的是系統中嵌入式處理器的硬件組成，這些硬件除A／D轉換模塊、干擾機和控制中心外，都集成在一塊FPGA評估板上。系統以帶有32位Micro Blaze軟核的FPGA作為控制中心，處理經(jīng)A／D變換后的偵察信號數據，然后通過(guò)以太網(wǎng)將數據傳送到控制中心，并從控制中心傳回控制參數DDR_SDRAM作為片外存儲器，用來(lái)彌補微處理器內部存儲器容量小的缺點(diǎn)；CF卡存儲系統軟硬件的bit文件和網(wǎng)絡(luò )配置文件；串口用來(lái)控制具有遠程控制功能的偵察接收機，也可在調試時(shí)輸出系統的運行信息。本文設計的嵌入式系統的各功能部件在FPGA內部都以IP核的形式構建并連接，包括DDC和FFT自定義的IP核，它們分別以PLB總線(xiàn)和FSL總線(xiàn)掛接在MicroBlaze上，較好地滿(mǎn)足了智能無(wú)線(xiàn)電監測管控系統的硬件設計需求。
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