T-MMB系統中LDPC碼譯碼器的FPGA設計與實(shí)現

　　變量節點(diǎn)處理單元(VNU)

　　在LDPC碼的迭代譯碼過(guò)程中，變量節點(diǎn)處理單元以加減運算為主，數據以補碼形式表示有利于簡(jiǎn)化操作^[10]，本文實(shí)現的VNU流水線(xiàn)結構如圖5所示。圖6表示垂直運算的FPGA運算結果，該模塊的時(shí)鐘頻率最高可以達到321.62MHz。

　　實(shí)現結果

　　在T-MMB系統中，OFDM進(jìn)行逆快速傅里葉變換的速率為2.048M符號/s。接收端在接收該信號后進(jìn)行8PSK軟解調，因此軟解調模塊的工作速率需要達到3×2.048MHz即6.144MHz才能滿(mǎn)足系統時(shí)序要求。本次設計中軟解調模塊的時(shí)鐘頻率可以達到216.16MHz，滿(mǎn)足系統要求。

　　譯碼器接收信息的速率為6.144MHz，需要能對每一組輸入的軟信息進(jìn)行正確譯碼，保證在下一組軟信息開(kāi)始譯碼的時(shí)候上一次譯碼已經(jīng)結束。則譯碼器工作頻率要滿(mǎn)足公式(1)要求。
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　　T為譯碼器的工作周期，N為規定的迭代次數，100+100是為了保證系統性能防止溢出將水平運算次數與垂直運算次數擴大為100。由公式(1)可得到譯碼工作頻率至少為30MHz，而本文實(shí)現譯碼器的時(shí)鐘頻率可以達到86.38MHz，可以滿(mǎn)足系統對譯碼器時(shí)鐘頻率的要求。

　　本文首先進(jìn)行了Matlab浮點(diǎn)運算仿真，之后對譯碼器進(jìn)行硬件實(shí)現。將Matlab中的浮點(diǎn)運算譯碼結果與8比特量化后經(jīng)FPGA實(shí)現的譯碼結果進(jìn)行對比，對比結果見(jiàn)圖7?！　?/p>

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　　由于FPGA處理定點(diǎn)數據，量化后譯碼性能與浮點(diǎn)數運算譯碼性能有一定的差距，但該性能在可接受的范圍內，能夠滿(mǎn)足系統對譯碼器譯碼性能的要求。

　　結束語(yǔ)

　　本文利用QC-LDPC碼的循環(huán)結構，采用部分并行結構設計實(shí)現了一種高效存儲的譯碼器結構，將偏移量相同的子矩陣對應的校驗節點(diǎn)信息或變量節點(diǎn)信息存儲在相同的塊RAM中。該方法能夠有效減少QC-LDPC碼譯碼器對BRAM資源的需求?；赬ilinx公司Vertex-4系列FPGA的實(shí)驗結果表明，本文提出的存儲方法與傳統的存儲方式相比可以節約75%的BRAM資源，實(shí)驗還表明采用該方法得到的QC-LDPC碼譯碼器能夠實(shí)現較高的系統時(shí)鐘頻率，因而能夠達到較大的譯碼吞吐量。

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