賽靈思重回DAC并提出關(guān)鍵問(wèn)題

　　All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )宣布出席 2012 年 6 月 3 日至 7 日在美國舊金山舉行的全球設計自動(dòng)化大會(huì ) (DAC)，這也是該公司 11 年后第一個(gè)展臺展示活動(dòng)，展示內容為其全新的Vivado™ 設計套件。隨著(zhù)專(zhuān)用器件設計的成本和風(fēng)險不斷提升，只有極少數超大批量商品的生產(chǎn)才適用于專(zhuān)用器件設計。針對成本、功耗、性能和密度等日益嚴格的產(chǎn)品需求，可編程平臺已成為設計者的唯一選擇。我們要問(wèn)的是：在能夠選擇All Programmable技術(shù)的時(shí)候，為何還要用 ASIC?

　　內容：2012 年第 49 屆全球設計自動(dòng)化大會(huì ) (DAC)
　　地點(diǎn)：加利福尼亞州舊金山 Moscone 中心 730 號展臺
　　時(shí)間：展 覽：2012 年 6 月 4 日至 6 日
　　大會(huì )活動(dòng)：2012 年 6 月 3 日至 7 日

　　賽靈思采用 28nm 技術(shù)，致力于開(kāi)發(fā)All Programmable的技術(shù)和器件，超越了硬件進(jìn)入軟件，超越了數字進(jìn)入模擬，超越了單芯片進(jìn)入了3D堆疊芯片。全新開(kāi)發(fā)的 Vivado 設計套件可滿(mǎn)足未來(lái) 10 年All Programmable器件的設計需求，并架起通往 ASIC 領(lǐng)域的寬闊橋梁。Vivado 設計套件是以系統和 IP 為中心的新一代設計系統，能解決系統級集成能力和實(shí)現效率方面的瓶頸問(wèn)題。訪(fǎng)問(wèn)賽靈思展臺的觀(guān)眾將了解到，Vivado 設計套件能將可編程設計工作效率提高四倍，降低設計成本，加速產(chǎn)品上市，滿(mǎn)足最高集成度的軟/硬件可編程設計需求。參會(huì )者還將了解到 Vivado 設計套件如何支持滿(mǎn)足ASIC設計標準要求的IP 元數據、IP 接口、設計工具以及賽靈思聯(lián)盟計劃成員推出的日益豐富的 IP 和設計工具解決方案。

　　賽靈思專(zhuān)家將在以下的展臺演示、深度技術(shù)研討會(huì )和會(huì )議小組討論環(huán)節等探討以下議題：

　　展臺內的技術(shù)專(zhuān)題活動(dòng)

• Vivado 設計套件簡(jiǎn)介——全新的Vivado 設計套件相對傳統設計流程而言，可將集成度和實(shí)現效率提高四倍，而且通過(guò)簡(jiǎn)化設計工作，降低了成本，并支持設計環(huán)境的自動(dòng)化，同時(shí)不限制設計環(huán)境，保持靈活性。
• Vivado ，以 IP 和系統為中心的設計環(huán)境——Vivado 設計套件是一款以 IP 和系統為中心的設計環(huán)境，包括 Vivado IP 集成器(是一款交互式設計與驗證環(huán)境，可通過(guò)接口層互聯(lián)，以圖形方式連接賽靈思、第三方提供的 IP 核或專(zhuān)有 IP 核來(lái)創(chuàng )建和驗證層次化系統。)和 Vivado IP 封裝器(幫助賽靈思和第三方 IP 提供商以及最終客戶(hù)封裝內核、模塊或完成的設計，并配套提供所有約束條件、測試平臺和技術(shù)文檔)。
• Vivado 高層次綜合——Vivado 高層次綜合可將 C、C++ 和System C 規范直接應用于 FPGA，且無(wú)需手動(dòng)創(chuàng )建 RTL，從而加速了設計實(shí)現進(jìn)程。
• Vivado 實(shí)現與分析——Vivado 設計套件共享可擴展數據模型的架構設計能支持不同設計來(lái)源、示意圖、層次化瀏覽器、設計報告、消息、布局規劃和器件編輯器視圖間的交叉探測。這種獨特的功能通過(guò)圖形化反饋，確定每個(gè)設計階段存在的設計問(wèn)題，從而加速調試進(jìn)程和時(shí)序收斂。

　　展臺內的展覽演示

　　所有 Vivado 設計套件演示均采用 Zynq™-7000 可擴展處理平臺或基于 3D 堆疊芯片的 Virtex^®-7 2000T 來(lái)展示功能。賽靈思就每個(gè)硬件平臺將展示：

• Vivado IP 集成器——是一款交互式設計與驗證環(huán)境，可通過(guò)接口層互聯(lián)，以圖形方式連接賽靈思、第三方提供的 IP 核或專(zhuān)有 IP 核來(lái)創(chuàng )建和驗證層次化系統。
• Vivado流程實(shí)現——隨著(zhù)設計細化、綜合和布局布線(xiàn)的推進(jìn)，Vivado 設計套件能讓您較早獲得功耗、時(shí)序和資源利用等關(guān)鍵設計參數。
• Vivado 高層次綜合——Vivado 高層次綜合可將 C、C++ 和System C 規范直接應用于 FPGA，且無(wú)需手動(dòng)創(chuàng )建 RTL，從而加速了設計實(shí)現進(jìn)程。

　　賽靈思參會(huì )活動(dòng)

　　6月5日：

• “具有差異意識的 28nm 設計實(shí)現” – Suresh Raman，技術(shù)研究員 CAD 工程師
• “下一個(gè) ASIC 設計會(huì )不會(huì )是 FPGA?” – Brent Przybus，FPGA產(chǎn)品線(xiàn)總監

　　6月6日：

• “高層次綜合生產(chǎn)部署：我們準備好了嗎?” – Vinod Kathail，高級工程師
• “大廳討論：摩爾定律的陰暗面” – Steve Glaser，企業(yè)戰略高級副總裁
• “基于 FPGA 的 ASIC 原型” – Ramine Roane，工具產(chǎn)品市場(chǎng)總監
• “硬件輔助原型與驗證：自制還是購買(mǎi)?” – Austin Lesea，首席工程師

　　6月7日：

• “3D是否為未來(lái)發(fā)展做好了準備?” – Liam Madden，FPGA 開(kāi)發(fā)與芯片技術(shù)企業(yè)副總裁