針對未來(lái)十年 “All Programmable”器件的顛覆之作

　　為展現這種優(yōu)勢，賽靈思在 ISE設計套件和 Vivado 設計套件中用按鍵式流程方式同時(shí)運行針對賽靈思 Zynq-7000 EPP 仿真平臺開(kāi)發(fā)的原始 RTL，同時(shí)將每種工具指向賽靈思世界最大容量的 FPGA 器件——采用堆疊硅片互聯(lián)技術(shù)的 Virtex-7 2000T FPGA。這樣 Vivado 設計套件的布局布線(xiàn)引擎僅耗時(shí) 5 個(gè)小時(shí)就完成了 120 萬(wàn)邏輯單元的布局，而 ISE 設計套件則耗時(shí)長(cháng)達 13 個(gè)小時(shí)(圖 2)。而且采用 Vivado 設計套件實(shí)現的設計擁塞明顯降低(設計中顯示為灰色和黃色的部分)，器件占用面積較小，這說(shuō)明總體走線(xiàn)長(cháng)度縮短。Vivado 設計套件實(shí)現方案還體現出更出色的內存編譯效率，僅用9GB就實(shí)現設計要求的內存，而 ISE 設計套件則用了 16GB。

　　Feist 表示：“從本質(zhì)上來(lái)說(shuō)， 你看到的就是 Vivado 設計套件在滿(mǎn)足所有約束條件下，實(shí)現整個(gè)設計只需占用 3/4 的器件資源。這意味著(zhù)用戶(hù)可以為自己的設計添加更多的邏輯功能和片上存儲器，甚至可以采用更小型的器件。”　　

圖 2：Vivado 設計套件的多維分析算法可創(chuàng )建專(zhuān)門(mén)針對最佳時(shí)序、擁塞和走線(xiàn)長(cháng)度(而不僅僅只是針對最佳時(shí)序)優(yōu)化的布局。

　　功耗優(yōu)化和分析

　　當今時(shí)代， 功耗是FPGA設計中最關(guān)鍵的環(huán)節之一。因此，Vivado設計套件的重點(diǎn)就是專(zhuān)注于利用先進(jìn)的功耗優(yōu)化技術(shù)，為用戶(hù)的設計提供更大的功耗降低優(yōu)勢。“我們在技術(shù)上采用了目前在A(yíng)SIC工具套件中可以見(jiàn)到的先進(jìn)的時(shí)鐘門(mén)控制技術(shù)，通過(guò)該技術(shù)可以擁有設計邏輯分析的功能，同時(shí)消除不必要的翻轉”Feist表示 “具體來(lái)說(shuō)，新的技術(shù)側重于翻轉因子 ‘alpha’，它能夠降低30%的動(dòng)態(tài)功耗”Feist說(shuō)，賽靈思去年在ISE設計套件中開(kāi)始應用該技術(shù)， 并一直沿用至今。 Vivado將繼續加強這一技術(shù)的應用。

　　此外，有了這一新的可擴展的數據共享模型，用戶(hù)可以在設計流程的每一個(gè)階段得到功耗的估值，從而可以在問(wèn)題發(fā)展的前期就能預先進(jìn)行分析， 從而能夠在設計流程中，先行解決問(wèn)題。

　　簡(jiǎn)化工程變更單(ECO)

　　增量流量讓快速處理小的設計更改成為可能，每次更改后只需重新實(shí)現設計的一小部分，使迭代速度更快。它們還能在每個(gè)增量變化之后實(shí)現性能的表現，從而無(wú)需多個(gè)設計迭代。為此，Vivado設計套件還包括對一個(gè)流行的ISE FPGA編輯器工具的新的擴展，稱(chēng)為Vivado器件編輯器。Feist說(shuō)，在一個(gè)布局布線(xiàn)設計上使用Vivado器件編輯器，設計師現在有能力去做移動(dòng)單元， 重新布線(xiàn)， 連接一個(gè)寄存器輸出作為調試管腳， 修改DCM或者查找表(LUT)的參數的工程變更單(ECO)——在設計周期的后期，無(wú)需通過(guò)返回設計重新綜合和實(shí)現。他說(shuō)，目前行業(yè)沒(méi)有任何其他FPGA設計環(huán)境可以提供這種級別的靈活性。

　　基于業(yè)界標準而打造

　　四年半前， 當賽靈思開(kāi)始從頭打造Vivado設計套件的時(shí)候，架構打造的首要任務(wù)，就是用標準的設計環(huán)境代替專(zhuān)有格式。致力于打造一個(gè)開(kāi)放的環(huán)境，讓客戶(hù)能夠用 EDA 工具和第三方 IP 進(jìn)行擴展。例如，Vivado 設計套件可支持 SDC(Synopsys 設計約束)、ARM AMBA AXI 4 IP互聯(lián)標準、IP-XACT IP封裝和交付標準，并且在新環(huán)境中提供了強大的互動(dòng) TCL 腳本功能。。