針對未來(lái)十年 “All Programmable”器件的顛覆之作

　　可擴展的數據模型架構

　　為減少迭代次數和總體設計時(shí)間，并提高整體生產(chǎn)力，賽靈思用一個(gè)單一的、共享的、可擴展的數據模型建立其設計實(shí)現流程，這種框架也常見(jiàn)于當今最先進(jìn)的 ASIC 設計環(huán)境。Feist 說(shuō)：“這種共享、可擴展的數據模型可讓流程中的綜合、仿真、布局規劃、布局布線(xiàn)等所有步驟在內存數據模型上運行，故在流程中的每一步都可以進(jìn)行調試和分析，這樣用戶(hù)就可在設計流程中盡早掌握關(guān)鍵設計指標的情況，比如時(shí)序、功耗、資源利用和布線(xiàn)擁塞等。而且這些指標的估測將在實(shí)現過(guò)程中隨著(zhù)設計流程的推進(jìn)而更趨于精確。”

　　具體來(lái)說(shuō)，這種統一的數據模型使賽靈思能夠將其新型多維分析布局布線(xiàn)引擎與套件的 RTL 綜合引擎、新型多語(yǔ)言仿真引擎以及 IP 集成器 (IP Integrator)、引腳編輯器 (Pin Editor)、布局規劃器 (Floor Planner)、芯片編輯器 (Chip Editor) 等功能緊密集成在一起。此外，該數據模型使賽靈思能夠為該工具套件配備全面的交叉探測功能，以便用戶(hù)跟蹤并交叉探測原理圖、時(shí)序報告、邏輯單元或其它視圖，直至 HDL 代碼中的給定問(wèn)題。

　　Feist說(shuō)：“用戶(hù)現在可以對設計流程中的每一步進(jìn)行分析，而且環(huán)環(huán)相扣。在綜合后的流程中，我們還提供時(shí)序、功耗、噪聲和資源利用分析功能。所以如果很早就發(fā)現時(shí)序或功耗不符合要求，我可以通過(guò)短時(shí)迭代，前瞻性地解決問(wèn)題，而不必等到布局布線(xiàn)完成后多次執行長(cháng)時(shí)間迭代來(lái)解決。”

　　Feist 指出，這種可擴展數據模型提供的緊密集成功能還增強了按鍵式流程的效果，從而可滿(mǎn)足用戶(hù)對工具實(shí)現最大自動(dòng)化，完成大部分工作的期望。Feist 表示，這種模型還能夠滿(mǎn)足客戶(hù)對更高級的控制、更深入的分析以及掌控每個(gè)設計步驟進(jìn)程的需要。

　　芯片規劃層次化，快速綜合

　　Feist說(shuō)， Vivado為用戶(hù)提供了設計分區的功能， 可以分別處理綜合、執行、驗證的設計， 使其可以在執行大型項目時(shí)，可以成立不同的團隊分頭設計。 同時(shí)，新的設計保存功能可以實(shí)現時(shí)序結果的復用， 并且可以實(shí)現設計的部分可重配置。

　　Vivado還包括一個(gè)全新的綜合引擎，旨在處理數以百萬(wàn)計的邏輯單元。新的綜合引擎的關(guān)鍵是對System Verilog的強大支持。“Vivado的綜合引擎對System Veriog語(yǔ)言可綜合子集的支持， 比市場(chǎng)上任何其他工具都更好” Feist 說(shuō)。 它的綜合速度是賽靈思ISE Design Suite綜合工具XST的三倍，并支持“快速”模式，使得設計師迅速把握設計的面積和規模。 另外，也讓他們調試問(wèn)題的速度比之前采用RTL或門(mén)級原理圖快15倍。隨著(zhù)越來(lái)越多的ASIC設計者轉向可編程平臺，賽靈思還在整個(gè)Vivado設計流程中提升了了Synopsys 設計約束 (SDC)。標準的使用開(kāi)啟了一個(gè)新的自動(dòng)化水平， 客戶(hù)現在可以訪(fǎng)問(wèn)先進(jìn)的EDA工具產(chǎn)生約束、檢查跨時(shí)鐘域、形式驗證， 甚至是利用像Synopsys PrimeTime那樣的工具進(jìn)行靜態(tài)時(shí)序的分析。

　　多維度分析布局器

　　Feist 解釋說(shuō)，上一代 FPGA 設計套件采用單維基于時(shí)序的布局布線(xiàn)引擎，通過(guò)模擬退火算法隨機確定工具應在什么地方布置邏輯單元。使用這類(lèi)工具時(shí)，用戶(hù)先輸入時(shí)序，模擬退火算法根據時(shí)序先從隨機初始布局種子開(kāi)始，然后在本地移動(dòng)單元，“盡量”與時(shí)序要求吻合。Feist 說(shuō)：“在當時(shí)這種方法是可行的，因為設計規模非常小，邏輯單元是造成延遲的主要原因。但今天隨著(zhù)設計的日趨復雜化和芯片工藝的進(jìn)步，互聯(lián)和設計擁塞一躍成為延遲的主因。采用模擬退火算法的布局布線(xiàn)引擎對低于 100 萬(wàn)門(mén)的 FPGA 來(lái)說(shuō)是完全可以勝任的，但對超過(guò)這個(gè)水平的設計，引擎便不堪重負。不僅僅有擁塞的原因，隨著(zhù)設計的規模超過(guò)100萬(wàn)門(mén)，設計的結果也開(kāi)始變得更加不可預測。”

　　著(zhù)眼于未來(lái)，賽靈思為 Vivado 設計套件開(kāi)發(fā)了新型多維分析布局引擎，其可與當代價(jià)值百萬(wàn)美元的 ASIC布局布線(xiàn)工具中所采用的引擎相媲美。該新型引擎通過(guò)分析可以找到從根本上能夠最小化設計三維(時(shí)序、擁塞和走線(xiàn)長(cháng)度)的解決方案。Feist 表示：“Vivado設計套件的算法從全局進(jìn)行優(yōu)化，同時(shí)實(shí)現了最佳時(shí)序、擁塞和走線(xiàn)長(cháng)度，它對整個(gè)設計進(jìn)行通盤(pán)考慮，不像模擬退火算法只著(zhù)眼于局部調整。這樣該工具能夠迅速、決定性地完成上千萬(wàn)門(mén)的布局布線(xiàn)，同時(shí)保持始終如一的高結果質(zhì)量(見(jiàn)圖 1)。由于它能夠同時(shí)處理三大要素，也意味著(zhù)可以減少重復運行流程的次數。”　　

圖1：與其它 FPGA 工具相比，Vivado 設計套件能夠以更快的速度、更優(yōu)異的質(zhì)量完成各種規模的設計