和弦芯片C520的結構與典型應用

1 和弦鈴聲概述　　

和弦原來(lái)是樂(lè )理上的一個(gè)概念，指的是按照三度關(guān)系疊置起來(lái)的三個(gè)或三個(gè)以上的音的結合；而在音頻器材的工業(yè)設計領(lǐng)域中，和弦指的是多個(gè)音源同時(shí)發(fā)音，也叫復音、多音(polyphony)。和弦鈴聲在手機中得到了廣泛的應用，它的音色飽滿(mǎn)圓潤，立體感強，已經(jīng)全面取代了以往的單音鈴聲。目前和弦鈴聲文件格式有多種，如MIDI、MMF、AMR、MP3、IMY等，其中MIDI是目前支持度最高的鈴音文件格式，它的文件占用空間小，表現力強，幾乎已經(jīng)成為目前和弦鈴聲手機的標準配置。

手機中的MIDI和弦音樂(lè )是通過(guò)內置高集成度的和弦芯片播放MIDI音樂(lè )文件來(lái)實(shí)現的。和弦芯片使用的聲音合成和音色調用方式?jīng)Q定了鈴聲的播放效果。早期的FM（Frequency Modulation）合成法將多個(gè)頻率的單音組成復合音來(lái)模擬各種樂(lè )器的聲音，產(chǎn)生的聲音音色少、音質(zhì)差。另一種是波形表(wavetable)合成法。這種方法是先把各種真正樂(lè )器的音樂(lè )錄制下來(lái)再進(jìn)行合成處理，音色好，音域廣。根據波表產(chǎn)生方式的不同分為軟件和弦和硬件和弦兩種。軟件和弦比硬件和弦節省系統開(kāi)銷(xiāo)，更容易集成到移動(dòng)設備上。

目前手機市場(chǎng)有多種和弦控制芯片，使用較多的有日本的Yamaha，我國臺灣的華邦和旺宏、大陸的中星微和智多微。各個(gè)公司的和弦芯片都有自己的特點(diǎn)，其中智多微的C520能夠支持民族樂(lè )器播放，所以選用C520作和弦音樂(lè )控制。

2 C520和弦芯片

C520是上海智多微電子有限公司的一款和弦芯片，專(zhuān)門(mén)用于為手機提供清脆逼真的音樂(lè )鈴聲和豐富游戲音效。該芯片集成了64和弦、16音色波表和21首中國民樂(lè )，具有3D立體聲環(huán)繞增效的MIDI合成器、MIDI GM預置ROM、16位高性能音頻數模轉換器和2/4位ADPCM解碼器等功能。

2.1 芯片特點(diǎn)

相對于市場(chǎng)上的其他手機和弦芯片，C520具有以下幾個(gè)特點(diǎn)：

① 能夠通過(guò)片上的音樂(lè )合成器對輸入MIDI信號合成，或者通過(guò)ADPCM解調器對輸入的ADPCM信號解調，然后通過(guò)內置的DAC輸出波形。

② 集成了高質(zhì)量的MIDI GM音色庫，容量高達3 Mb；提供GM音色庫之外的民族樂(lè )器音色庫，支持二胡、古箏、琵琶等20多種民族樂(lè )器；支持多音色和復音——最多同時(shí)支持16個(gè)音色和64復音。

③ 具有多個(gè)功能端口，可支持手機振動(dòng)驅動(dòng)及LCD背光驅動(dòng)，可用于播放音樂(lè )同步的PWM來(lái)控制七彩燈。

④ 與主控端的接口可以是并行接口或者串行接口；允許芯片工作于DAC輸入模式，接受兼容通用串行DAC數據格式的輸入數據；片內集成不同輸入數據的FIFO；待機模式下典型工作電流小于50 μA。

2.2 功能單元

整個(gè)芯片由IOU（I/O接口單元）、 SG（音樂(lè )合成器）、ADEC（ADPCM解調器）、TG（時(shí)鐘模塊）和ANALOG（邏輯）模塊組成。

IOU完成與外部CPU的接口，控制內部的FIFO以及芯片其他功能接口;形成音樂(lè )的MIDI數據以及外部CPU對芯片的控制命令也是通過(guò)IOU中的寄存器送出。SG模塊從IOU的FIFO中取的MIDI數據，采用波表合成的方式合成音樂(lè )。ADEC接收經(jīng)過(guò)壓縮的PCM數據，根據相應的控制信號進(jìn)行解碼，將解碼后的16位PCM碼輸出至SG的DSP單元。TG對輸入時(shí)鐘倍頻以及產(chǎn)生內部時(shí)鐘。ANALOG包括一個(gè)DAC和對DAC的輸出信號進(jìn)行低通濾波以及功率放大的AMP。C520芯片內部結構如圖1所示。

圖1 C520內部結構框圖

3 應用

3.1 典型電路

控制CPU選用三星公司的32位RISC芯片S3C4510B。該芯片是專(zhuān)為嵌入式以太網(wǎng)應用開(kāi)發(fā)的，內核為ARM7TDMI，支持高代碼密度的THUMB指令集，適用于對價(jià)格及功耗敏感的應用場(chǎng)合。 　

C520與S3C4510B可以是并行接口或者串行接口，但是并行接口比串行接口數據傳輸速度快，因此在本設計中采用并行接口。芯片應用電路如圖2所示。

圖2典型應用電路

在這個(gè)電路中，C520的CS_N用S3C4510B的I/O P0進(jìn)行控制。其實(shí)如果在片選信號線(xiàn)夠用的情況下，可選擇S3C4510B中ROM/SRAM/Flash片選信號 Nrcs[5∶0]中的任何一根信號線(xiàn)，這樣可以節省1根GPIO；同理，如果不想再控制C520復位，可以將其復位信號與S3C4510B的復位線(xiàn)nRESET相連，這樣S3C4510B與C520將在上電時(shí)同時(shí)復位；C520 PD腳是低功耗狀態(tài)控制引腳，“1”為正常工作狀態(tài)，“0”為進(jìn)入低功耗狀態(tài)；C520 IRQ腳為中斷輸出腳，其可連接S3C4510B的外部中斷請求信號腳XINTREQ[0]。

3.2 芯片初始化

C520的初始化工作非常簡(jiǎn)單，包括：

① 根據外部時(shí)鐘設置PLL分頻比。PLL分頻比由寄存器CLOCK(read:10h/write:11h)和寄存器Master Clock(read:18h/write:19h)共同決定。內部時(shí)鐘頻率fsys=fclock