遠程無(wú)噪傳送高速ADC數據

在A(yíng)/D轉換領(lǐng)域，人們希望用最少的線(xiàn)傳送數字數據到下游。有時(shí)涉及到的問(wèn)題是ADC串行數據輸出能力。然而，解決方案是向ADC本身提出的問(wèn)題。串行輸出ADC往往速度比較低，這是由于傳統串行總線(xiàn)固有限制所致。這樣的總線(xiàn)往往采用單端發(fā)信，這可能成為周?chē)娐返腅MI源。這容易受周?chē)娐饭材Ｔ肼曈绊?，導致數據傳輸的誤差。
解決問(wèn)題的一種辦法是采用LVDS(低電壓差分信號)數據總線(xiàn)。圖1示出帶LVDS輸出的ADC框圖，驅動(dòng)一個(gè)ASIC或解串器。此處ADC以L(fǎng)VDC信號格式輸出串行數據流。在接收端，LVDS就緒ASIC或解串器恢復N位輸出。
在上電時(shí)序期間，ADC和接收器處理完2步初始化時(shí)序。初始化與包含在每個(gè)芯片上的PLL同步有關(guān)。首先，接收器鎖定到振蕩器頻率。ADC PLL鎖定到CLKIN。在此之后，ADC送出稱(chēng)之為‘SYNC’圖形的數據時(shí)序。這是任意“1”隨后相同“0”數的圖形，定時(shí)在輸出數據率。接收器中的PLL鎖定到SYNC圖形，并發(fā)送‘LOCK’信號返回到ADC。此信令ADC接收器被鎖定，并為輸入數據準備好。輸出數據由‘起始位’(總是‘1’)、n位數據和‘停止位’(總是‘0’)組成。圖2示出時(shí)序流程圖。
因此，FRAME由n+2位組成。數據流頻率為(n+2)x fsample。只要接收器的PLL保持鎖定，接收器就可保持接收數據。若鎖定去除，則LOCK線(xiàn)置為低態(tài)，而同步圖形再次請求ADC。
ADC輸出驅動(dòng)器是電流源，具有驅動(dòng)100Ω雙絞線(xiàn)、PCB跡線(xiàn)或微帶線(xiàn)的能力。圖3示出靠近接收器的兩個(gè)典型終端電路。圖3a示出一個(gè)簡(jiǎn)單的終端電路，電阻器端接ADC線(xiàn)以降低可能發(fā)生的任何反射。它也提供產(chǎn)生輸出信號所需的電流源負載。圖3b也是一個(gè)簡(jiǎn)單的終端電路，它提供緩沖纜線(xiàn)的共模電阻。除ADC和解串器之間連線(xiàn)數最少外，差分信號格式保持磁場(chǎng)緊緊地包圍在傳輸線(xiàn)周?chē)?。這降低了連線(xiàn)的EMI?！?(冰)