富士采用Cadence技術(shù)檢驗功耗管理IC與整個(gè)系統

        2011年10月5日—全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)，今天宣布富士電子公司采用Cadence Virtuoso加速并行仿真器將電源管理IC的開(kāi)發(fā)時(shí)間和系統的驗證時(shí)間都縮短了25%。這家日本電源管理IC公司在強大的Cadence Virtuoso模擬設計環(huán)境中使用該仿真器，實(shí)現時(shí)間的大幅縮短，同時(shí)有助于提高質(zhì)量。

       “越來(lái)越多頂尖企業(yè)認識到他們可以使用Cadence Virtuoso加速并行仿真器獲得產(chǎn)品快速上市的優(yōu)勢，”Cadence硅實(shí)現部門(mén)定制仿真部營(yíng)銷(xiāo)主管John Pierce說(shuō)，“這種仿真器與Virtuoso模擬設計環(huán)境緊密而完美地結合，超越了基準的SPICE仿真性能，讓諸如富士電子這樣的公司能夠進(jìn)行更徹底、更全面的驗證，降低了風(fēng)險，提高了質(zhì)量。”

        富士電子開(kāi)發(fā)的電源管理IC與使用這些IC用于新能源、綠色IDC與汽車(chē)應用的電源設備。Virtuoso加速并行仿真器符合進(jìn)行概念設計、檢驗全芯片系統所需的技術(shù)。

       “我們的設計團隊從我們傳統概念的設計方法轉換到基于Virtuoso加速并行仿真器的電路仿真環(huán)境，用于整個(gè)設計流程，并將定制/模擬IC上市時(shí)間減少25%，”富士電子電子設備實(shí)驗室硅器件開(kāi)發(fā)中心設備開(kāi)發(fā)部總經(jīng)理Naoto Fujishima博士說(shuō)，“此外，Verilog-A模型與Virtuoso加速并行仿真器的結合進(jìn)一步加快了驗證速度，設計團隊能夠用更短的時(shí)間對整個(gè)系統進(jìn)行檢驗。這樣，我們就能用更短的時(shí)間做出高質(zhì)量的設備。”

        Virtuoso加速并行仿真器是Virtuoso多模式仿真的一部分，能夠進(jìn)行高性能SPICE級精確的仿真，實(shí)現更快的設計目標覆蓋，同時(shí)提供更好的性能與更高的容量。