SDRAM接口時(shí)序和PCB布線(xiàn)長(cháng)度的分析

　　引言

　　經(jīng)?？吹接形恼陆榻B對SDRAM布線(xiàn)的各種要求，這只是工程上的經(jīng)驗總結，不同的芯片對時(shí)序的要求不同，對走線(xiàn)也有不同的要求，不能一概而論。其實(shí)，等長(cháng)不是目的，真正的目的是滿(mǎn)足芯片的建立保持時(shí)間，采樣正確。由于FR4中的走線(xiàn)的傳播延時(shí)近似值為6英寸/ns，根據時(shí)序關(guān)系可以轉化為PCB Layout(印制板布局)的走線(xiàn)線(xiàn)長(cháng)關(guān)系。

　　因為觸發(fā)器內部數據的形成是需要一定的時(shí)間的，如果不滿(mǎn)足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩態(tài)，進(jìn)入亞穩態(tài)后觸發(fā)器的輸出將不穩定，在0和1之間變化，這時(shí)需要經(jīng)過(guò)一個(gè)恢復時(shí)間，其輸出才能穩定，但穩定后的值還不一定是你的輸入值。所以為了保證接口數據傳輸正確，必須滿(mǎn)足其建立保持時(shí)間。

　　建立時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到前，其數據輸入端的數據必須保持不變的時(shí)間。

　　保持時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到后，其數據輸入端的數據必須保持不變的時(shí)間。見(jiàn)圖1。

　　其實(shí)觸發(fā)器的建立時(shí)間和保持時(shí)間比較短，為什么在接口的建立時(shí)間和保持時(shí)間卻較長(cháng)呢?因為總線(xiàn)的影響，造成封裝和Die(芯片)中不同數據線(xiàn)傳播延時(shí)不同，需要滿(mǎn)足最快和最慢的數據線(xiàn)。另外時(shí)鐘信號在輸入芯片后，需要經(jīng)過(guò)時(shí)鐘樹(shù)再傳到接口觸發(fā)器，造成時(shí)鐘的延遲可能比數據線(xiàn)更慢。這兩個(gè)原因造成接口信號的建立時(shí)間和保持時(shí)間需要有較多的冗余。我們研究接口的建立時(shí)間和保持時(shí)間，不需要關(guān)注芯片內部的延遲情況。

　　下面以SDRAM和DSP為例，說(shuō)明SDRAM時(shí)序和PCB走線(xiàn)長(cháng)度的關(guān)系。DSP為BF561，SDRAM為H57V2562GFR。SDRAM工作在133MHz，CL=3。

　　SDRAM和DSP接口時(shí)序分析

　　控制信號(單向)

　　建立時(shí)間應滿(mǎn)足：

　　tosu(DSP) + tClockRouteDelay – tControlRouteDelay(Slowest) ≥ t isu(SDRAM)

　　即：tControlRouteDelay(Slowest) – tClockRouteDelay ≤ tosu(DSP) – tisu(SDRAM)