Giantec采用Virtuoso流程實(shí)現了30%的效率提升

        2011年9月19日 — 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)，今日宣布Giantec Semiconductor Corp.已采用Cadence  Virtuoso 統一定制/模擬（IC6.1）以及Encounter 統一數字流程生產(chǎn)其混合信號芯片。Giantec最近采用Cadence軟件設計并成功流片了一款用于低功耗微控制器的存儲器產(chǎn)品，這款低功耗微控制器應用于智能卡、智能電表和消費電子產(chǎn)品。使用Cadence Virtuoso統一定制/模擬流程開(kāi)發(fā)其混合信號設計，Giantec實(shí)現了30%的效率提升。

        “當今混合信號芯片的復雜性需要一種統一的方法進(jìn)行設計實(shí)現與驗證，Cadence與客戶(hù)及合作伙伴密切合作，提供端到端的流程進(jìn)行硅實(shí)現。”Cadence解決方案營(yíng)銷(xiāo)部主管Qi Wang說(shuō)，“我們發(fā)現越來(lái)越多的證據表明這種方法對于復雜混合信號設計的成功至關(guān)重要，比如來(lái)自Giantec的高性能存儲器產(chǎn)品。”

        Giantec選擇Cadence統一Virtuoso與Encounter流程用于這種高性能設計，突顯了對于上市時(shí)間緊迫及功耗/性能目標高的復雜芯片設計，使用全局化綜合EDA流程有著(zhù)獨特的技術(shù)與商業(yè)優(yōu)勢。
“Cadence研發(fā)部門(mén)與我們緊密合作，解決了我們的特殊需要，而且通過(guò)使用Cadence Virtuoso技術(shù)，能夠實(shí)現30%的效率提升。”Giantec設計部副總經(jīng)理Leo Li說(shuō)，“使用Cadence的技術(shù)，為我們的混合信號設計帶來(lái)了更完整的解決方案，效率能夠顯著(zhù)提高。”

        此外，Giantec已采用通過(guò)產(chǎn)品驗證基于SKILL的工藝設計工具包（PDK）作為標準。Cadence的混合信號設計方法利用一種統一的方法學(xué)，模擬與數字團隊在早期設計規劃、前端設計、功能驗證、物理實(shí)現與封裝等方面承擔著(zhù)共同的責任。這種由上至下的方法可以提高定制/模擬與數字工程團隊的共同效率，有助于管理層實(shí)現積極的產(chǎn)品上市時(shí)間目標，并提高盈利性。