無(wú)采樣保持運放的12位流水線(xiàn)A/D轉換器

　　摘要: 設計了一個(gè)12 位200 MS/s中頻采樣的流水線(xiàn)ADC，將輸入信號采樣保持功能集成在第一級級電路中，從而省去了采樣保持運算放大器電路(SHA-less)。設計了帶有占空比穩定功能的時(shí)鐘延遲鎖相環(huán)電路(DLL)，同時(shí)有效控制采樣時(shí)鐘的抖動(dòng)保證高頻輸入信號的轉換性能。

　　關(guān)鍵詞: 流水線(xiàn)A/ D 轉換器; SHA-less; DLL; 增益自舉; 密勒補償 OTA; 片上參考驅動(dòng);動(dòng)態(tài)比較器

　　流水線(xiàn)ADC 的結構

　　圖1 給出流水線(xiàn)ADC 的整體結構, 包括集成了輸入信號采樣保持功能的第一級級電路、具有占空比修正功能的延遲鎖相環(huán)時(shí)鐘產(chǎn)生電路、片上參考產(chǎn)生和驅動(dòng)電路、延時(shí)對準寄存器陣列、LVDS輸出、SPI控制信號輸入接口以及其他輔助電路。為了降低功耗并減小由于采樣保持電路引入的噪聲和非線(xiàn)性，在第一級級電路中集成了高頻輸入信號采樣功能，去除了采樣保持運放。同時(shí), 通過(guò)權衡可容忍的比較器失調電壓范圍、電容匹配精度要求、OTA設計難度、后級級電路噪聲衰減因子等各方面因素，采用2.5位/級電路結構,并通過(guò)相鄰級的冗余位錯位相加來(lái)實(shí)現簡(jiǎn)單的數字校準功能。每級電路中都包括一個(gè)子ADC(sub ADC)、子DAC(sub DAC)、減法器和乘4放大器。其中, sub DAC、減法器和乘4放大器利用一個(gè)開(kāi)關(guān)電容結構的MDAC 模塊來(lái)實(shí)現, 如圖1 中虛框所示。

　　無(wú)采樣保持放大器前端電路

　　通常,在A(yíng)DC 中都采用一個(gè)內嵌采樣保持放大器( SHA embedded) 的前端采樣網(wǎng)絡(luò )。SHA可以提供給后級電路一個(gè)建立后的固定電平使得子ADC 和MDAC 處理的是完全一致的輸入信號。但是，由于SH電路環(huán)路增益為1，運放噪聲不經(jīng)增益衰減直接等效到輸入端，同時(shí)運放需面對滿(mǎn)量程輸入信號，因此線(xiàn)性度受限。采樣保持放大器不僅消耗了大量的功耗(占整個(gè)ADC的20%至30%)，而且惡化了整個(gè)ADC的噪聲和線(xiàn)性度。為了減小由于采樣保持放大器引入的不利因素，采用了“SHA-less”的結構，將采樣保持功能集成在第一級級電路中，去除了采樣保持放大器。但去除SHA 采樣網(wǎng)絡(luò )前端會(huì )帶來(lái)新的問(wèn)題。當高頻輸入信號到子ADC 與MDAC 之間的延時(shí)不同時(shí)，導致子ADC 和MDAC 處理的信號值存在偏差 , 當 超過(guò)冗余位錯位相加電路的可校正范圍時(shí),會(huì )引入諧波失真。因此保證兩個(gè)采樣路徑的一致性非常重要。

　　近年來(lái)無(wú)SHA( SHA-less)采樣網(wǎng)絡(luò )的電路結構越來(lái)越多，通?？縈DAC和子ADC之間的RC延遲嚴格匹配來(lái)實(shí)現采樣電壓的同步 ，如圖2(a)所示。該結構的不足之處在于在底板采樣時(shí)鐘SA1和SA2采樣結束后，從預放大到鎖存器確定比較結果需要一段時(shí)間。這段比較時(shí)間會(huì )縮短采樣時(shí)間如圖2(b)所示，或占用運放建立時(shí)間如圖2(c)所示。采樣時(shí)間減小，在高頻輸入下會(huì )導致輸入信號跟蹤不完全而引入非線(xiàn)性;運放建立時(shí)間縮短，要求運放具有更快的建立速度，從而消耗更大的功耗，否則將導致運放建立不完全而影響ADC整體性能。為了克服以上不足之處，本文提出了一種新的SHA-less電路方案，見(jiàn)圖3(a)。在嚴格匹配MDAC和子ADC之間的RC延遲的同時(shí)，通過(guò)采用高速寬帶動(dòng)態(tài)比較器及鎖存時(shí)鐘下降沿可調控制來(lái)實(shí)現輸入信號采樣的同步，時(shí)序關(guān)系如圖3(b)所示。MDAC在P1D下降沿采樣信號，子ADC在NP1D2的上升沿對輸入信號比較結果進(jìn)行鎖存，避免了采樣結束后比較器再進(jìn)行比較所需要的窄脈寬時(shí)鐘。兩個(gè)采樣路徑中RC的匹配可以保證輸入信號從輸入端到達MDAC運放和子ADC比較器輸入端的延時(shí)相同，若預放大狀態(tài)下比較器的帶寬很大速度很快使得信號從比較器輸入到輸出延時(shí)足夠短，則兩個(gè)通路采樣的孔徑誤差可以控制在冗余數字位可校準范圍內。該方案的重點(diǎn)是：(1)動(dòng)態(tài)比較器帶寬足夠大使得信號延遲足夠短，即保證信號在兩個(gè)通路中的延遲一致;(2)在延遲一致的前提下，P1D時(shí)鐘下降沿與NP1D2的鎖存時(shí)鐘上升沿對齊，實(shí)現對同一輸入信號的采樣。高速比較器要提供大的帶寬需要消耗更多的電流，但該功耗與SHA相比仍占優(yōu)勢。為保證時(shí)鐘沿對齊，在MDAC采樣時(shí)鐘固定的情況下，鎖存時(shí)鐘上升沿通過(guò)SPI接口實(shí)現了可配置調節。運用該方案仿真結果顯示在400MHz輸入信號下不考率采樣開(kāi)關(guān)引入的非線(xiàn)性，孔徑誤差引入的電平差值仍能控制在可校準范圍內，達到SNDR為 73.4572dB,ENOB為 11.9098位及SFDR 為88.4529 dB的性能。