基于FPGA的高速FIFO電路設計

　　高速采集數據傳輸過(guò)程

　　在高速采集時(shí)，讀時(shí)鐘頻率等于寫(xiě)時(shí)鐘頻率，當啟動(dòng)觸發(fā)傳輸時(shí)，觸發(fā)傳輸長(cháng)度為門(mén)控信號長(cháng)度，直到將FIFO內部數據傳輸完畢，觸發(fā)結束標志由almost_empty決定，當alomost_empty有效時(shí)，停止觸發(fā)傳輸，觸發(fā)傳輸過(guò)程如圖6所示。

　　結語(yǔ)

　　采用高速異步FIFO作為數據采集緩存，應用范圍十分廣泛。特別是在高速數據采集系統中，在外接存儲器時(shí)，采集數據首先要經(jīng)過(guò)緩存才能存入外部存儲器，采用FPGA自生成FIFO就能夠滿(mǎn)足要求。本方案充分利用FIFO的特點(diǎn)，通過(guò)控制電路優(yōu)化設計，解決了讀寫(xiě)時(shí)鐘的異同問(wèn)題，提高了電路的工作效率。

　　參考文獻：

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