今天說(shuō)下上一期留下的問(wèn)題：都說(shuō)接口處的信號要先過(guò)ESD/TVS管，然后拉到被保護器件，為什么不這樣做效果就不好？那如果受板子實(shí)際情況限制，必須這樣layout，是一定不行嗎？
在這之前呢，如果沒(méi)看過(guò)上一期文章“如何理解虛無(wú)縹緲的ESD”，建議先看一看，因為這篇是以上一篇的觀(guān)點(diǎn)為基礎的。
硬件工程師煉成之路一個(gè)從業(yè)十多年的有追求的硬件工程師，我的追求：知其然并知其所以然。代表作有《硬件工程師煉成之路筆記》，《硬件工程師煉成之路器件篇》156篇原創(chuàng )內容公眾號
為什么有上面這個(gè)問(wèn)題？ 有這個(gè)問(wèn)題的原因，我覺(jué)得主要是因為兩點(diǎn)。 一是因為從原理圖上看來(lái)，二者并沒(méi)有區別，都是ESD管接在同一個(gè)網(wǎng)絡(luò )GPIO上面。既然沒(méi)有區別，那為什么結果會(huì )有差異呢？對于新手來(lái)說(shuō)，確實(shí)難以理解。 二是既然跟layout有關(guān)，那兩種不同的layout方式？到底是影響了什么參數造成了這個(gè)差異呢？這些網(wǎng)上也沒(méi)有找到相關(guān)的較深入的文章。 問(wèn)題的原因——走線(xiàn)電感 我們設想的是，放電時(shí)，靜電能量都從ESD管這里泄放掉，而不通過(guò)我們的芯片放電，這樣才能實(shí)現ESD管保護芯片的目的。
如上圖，理想情況下，如果ESD管的鉗位電壓足夠低，那么靜電放電電流基本都從ESD管進(jìn)行泄放。問(wèn)題是，我們通常要通過(guò)PCB實(shí)現這個(gè)電路，PCB Layout走線(xiàn)也不是理想的，會(huì )有走線(xiàn)電感。
上一期我們知道，ESD放電時(shí)信號頻譜帶寬是幾十Mhz到500Mhz，是高頻的，而電感是頻率越高，阻抗越大。如果Layout引入寄生電感，ESD泄放的時(shí)候電流也會(huì )在電感上面形成壓降，導致芯片端殘壓升高，如果電壓高于了芯片的耐受電壓，那么就會(huì )擊穿芯片，導致防護失敗。 上面說(shuō)法還是籠統，下面我們拿數據說(shuō)話(huà)。 走線(xiàn)電感的阻抗 很多人可能會(huì )認為走線(xiàn)電感，那不就是寄生電感嗎，聽(tīng)起來(lái)就很小，不能直接忽略嗎？能不能忽略自然就是看影響，只有沒(méi)影響的情況下才能忽略，那到底能不能忽略呢？ PCB的走線(xiàn)電感是可以計算的，就是用下面這個(gè)公式：
套用這個(gè)公式，可以得到走線(xiàn)長(cháng)度1cm，寬度為6mil，銅厚為1oz的走線(xiàn)電感為9.41nH。
上面這個(gè)表格是我自己做了個(gè)excel表格，文末會(huì )分享給兄弟們，可以在excel里面輸入對應的線(xiàn)寬，銅厚，線(xiàn)長(cháng)等參數，然后就可以得到對應的電感值了，也可以看右邊的表格做一個(gè)快速的估算。 好了，現在電感值已經(jīng)有了，是9.41nH，我們根據公式ZL=jwL=2πfL，得到在50Mhz（ESD放電波形電流頻譜是幾十Mhz到500Mhz，貌似（不太確定）ESD釋放時(shí)能量主要集中在幾十Mhz這個(gè)頻率，所以取50Mhz）時(shí)的阻抗ZL(50Mhz)=2*π*50Mhz*9.41nH≈3Ω。 電感走線(xiàn)阻抗已經(jīng)知道了，那么影響到底有多大呢？ 電感的影響 我們以3.3V ESD器件esd9b33st5g為例子，如下圖。
如果我們是理想Layout 的情況下（沒(méi)有寄生電感），那么在ESD管泄放電流Ipp為1A的時(shí)候，鉗位電壓為10.5V。而如果現在Layout不好，引入了寄生電感，其50Mhz時(shí)等效阻抗為3歐姆，如果電流依然是1A，那么電感上面的壓降就是3V，這樣導致整體看起來(lái)，鉗位電壓從10.5V提到到13.5V。 
以上舉的是6mil，10mm的走線(xiàn)長(cháng)度，這個(gè)走線(xiàn)長(cháng)度已經(jīng)是非常小的了，可以看到，它已經(jīng)對我們的ESD性能造成了影響。 如果長(cháng)度增加到10cm，從上表知道，走線(xiàn)電感就是140nh，50Mhz對應阻抗是ZL(50Mhz)=2*π*50Mhz*140nH≈43Ω，同樣的方法得到1A定流時(shí)的等效鉗位電壓VC=53.5V，這是我們說(shuō)這個(gè)ESD完全沒(méi)用應該是沒(méi)毛病的。 小結 本文主要說(shuō)下自己對于ESD管的Layout要求的理解，主要從寄生電感的角度來(lái)說(shuō)的，雖說(shuō)文章有一些數據，但是整體還算是定性分析。實(shí)際情況是更為復雜的，比如說(shuō)ESD管到MCU也有走線(xiàn)，也有寄生電感，這對ESD更為友好一點(diǎn)。還有就是如果寄生電感大了，ESD的泄放電流應該也會(huì )小一些，而我上面的數據都是假設Ipp是1A時(shí)的。
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