納米制程，一場(chǎng)世紀烏龍

他明白這大概是臺灣地區半導體最高光的瞬間，卻也是最黯然的時(shí)刻。他短暫回顧了臺積電與美國的歷史，然后喃喃吐出了一個(gè)名句，“全球化幾乎已經(jīng)死了，至少有那么一段時(shí)間，它們不會(huì )再回來(lái)?！?/span>

這句話(huà)像是說(shuō)給自己聽(tīng)的，同樣也像是說(shuō)給臺灣地區民眾聽(tīng)的。

這場(chǎng)“大搬運”在臺灣地區內部引發(fā)了一系列的負面反響，批評臺積電“變節”，改名“美積電”的聲音不絕于耳。因此，臺積電相關(guān)人士被迫出來(lái)反復“澄清”，表示臺積電依然會(huì )把最先進(jìn)的制程工藝留在島內：

1納米工藝確定落地新竹龍潭園區，總投資或將超320億美元。

臺灣民眾聽(tīng)完心稍安了，有網(wǎng)友簡(jiǎn)單樸素地換算了一下：

∵ 1納米等于3納米的三分之一

∴ 臺積電的能力是美積電能力的三倍

∴ 臺積電依然是臺灣的驕傲

但對于更多的人來(lái)說(shuō)，1納米制程本身就是一個(gè)令人疑惑的概念。

從微觀(guān)極限的角度來(lái)看：硅原子的直徑不到0.12nm，1納米工藝意味著(zhù)8.5個(gè)硅原子的大小?？紤]我們的芯片工藝和算法能力談不上“量子計算機”的水平，更解決不了在量子層面的種種反牛頓力學(xué)的工程問(wèn)題，如此小的工藝足以讓人吃驚了。

那么請問(wèn)臺積電生產(chǎn)的1納米、3納米、5納米、10納米工藝的芯片，到底是芯片上的哪一個(gè)部分呢？

答案是：無(wú)。

10納米芯片的實(shí)際制程（最小金屬間距）大約在40納米左右；5納米芯片的最小金屬間距大約為30納米；3納米芯片的則大約為22納米。

1納米的芯片只存在于高校的實(shí)驗室里，并且在短期內都不會(huì )出現在任何晶圓工廠(chǎng)中。

2019年臺積電研發(fā)負責人、技術(shù)研究副總經(jīng)理黃漢森在一次論壇中做出了這樣的承認表態(tài)：“現在描述工藝水平的XX納米說(shuō)法已經(jīng)不科學(xué)了……制程節點(diǎn)已經(jīng)變成了一種營(yíng)銷(xiāo)游戲，與科技本身的特性沒(méi)什么關(guān)系了?！?/span>

對于臺積電來(lái)說(shuō)，這是一場(chǎng)營(yíng)銷(xiāo)游戲；但對于消費者來(lái)說(shuō)，這更像是一種共謀的“騙局”。

一個(gè)典型的晶體管其實(shí)分為三個(gè)單元，源級（Source-可理解為電流入口）、漏極（Drain-可理解為電流的出口）、柵極（Gate-可理解為開(kāi)關(guān)-此概念將反復在文中出現）。柵極的開(kāi)合，決定了電流是否通過(guò)，也就輸出了所謂的0-1信號。

晶體管的“開(kāi)關(guān)”實(shí)際上控制了0和1的信號輸出，且柵極在很大程度上決定了這個(gè)晶體管的性能——柵極越短，晶體管開(kāi)關(guān)的速度自然也就越快。

更重要的是，在早期晶體管的發(fā)展過(guò)程中，人們發(fā)現柵極的尺寸與晶體管密度的數據發(fā)展進(jìn)程是高度吻合、呈現等比例縮放的。

于是在上個(gè)世紀70年代開(kāi)始，人們便利用柵極的尺寸來(lái)命名制程的大小。

而以納米來(lái)衡量制程，可以讓大眾更清楚地知道技術(shù)發(fā)展的進(jìn)程。同時(shí)，行業(yè)也利用這個(gè)制程向公眾傳遞一種“技術(shù)審美”：制程越小、代表芯片越先進(jìn)。

一方面，摩爾定律規定芯片晶體管密度18個(gè)月要提升一倍、價(jià)格下降一半，這幾乎只能通過(guò)降低制程來(lái)實(shí)現；另一方面，晶體管的快速增長(cháng)會(huì )帶來(lái)嚴重的功耗問(wèn)題，也需要通過(guò)降低制程，來(lái)減少單個(gè)晶體管所需的電壓。

否則，有人認為，如果沿著(zhù)晶體管密度的線(xiàn)路發(fā)展，芯片的能耗密度將超過(guò)火箭****[10]，實(shí)現真正的“為發(fā)燒而生”。

因此，單個(gè)晶體管的大小在當時(shí)成為了決定晶體管密度最重要的指標之一，在很大程度上可以決定晶體管的性能。

既然，晶體管大小決定了晶體管密度，而柵極又與晶體管大小高度相關(guān)。那么，用柵極大小來(lái)命名制程節點(diǎn)，似乎也沒(méi)有什么問(wèn)題。

但Bug卻還是出在了對摩爾定律的崇拜上。

當時(shí)人們在用柵極來(lái)衡量芯片制程發(fā)展的同時(shí)，竟然還用摩爾定律“倒推”了一張柵極制程的迭代表格……

既然根據摩爾定律，芯片每一代的晶體管密度要提升一倍，那么對應晶體管的二維面積就要縮小一倍，那么一維長(cháng)度大概就要縮減成上一代的0.7倍。

于是，一張基于摩爾定律的、烏托邦一般規整的制程節點(diǎn)表，就這么誕生了。

每一代制程都“準確地”比上一代縮小0.7倍，表格長(cháng)度從3000納米一直排到了0.9納米……

這種“換算”的好處在于，它像一個(gè)天然的OKR——它將摩爾定律這個(gè)Objectives，落實(shí)成為了一個(gè)簡(jiǎn)單可量化的Key Results。在一定時(shí)間內，它也確實(shí)指引了芯片工藝的方向，似乎只要我們不斷縮小制程長(cháng)度，就能夠到達摩爾給人類(lèi)描繪的技術(shù)彼岸。

但這種過(guò)于理想化的技術(shù)想象，卻客觀(guān)上忽略了長(cháng)期的技術(shù)變化。

最終歷史證明，“柵極寬度與制程等比例變化”，“制程與晶體管密度等比例變化”，這兩個(gè)最重要的同步性預測，其實(shí)只是上個(gè)世紀70-90年代的短暫產(chǎn)物。

既然柵極是核心部件，那么隨著(zhù)芯片工藝的持續改進(jìn)，廠(chǎng)商開(kāi)始給柵極更多的優(yōu)先級。他們采用更好的材料、甚至加高柵極的高度等等措施，來(lái)達到更窄的寬度，進(jìn)而提升晶體管的響應速度[1]。柵極的縮小速度開(kāi)始領(lǐng)先于整體單元的縮小速度。于是，等式被打破了，制程節點(diǎn)開(kāi)始失效了。

一開(kāi)始，柵極的縮小自然領(lǐng)先于制程節點(diǎn)：

在130納米制程的時(shí)候，柵極的實(shí)際尺寸其實(shí)只有70納米左右了，幾乎領(lǐng)先了納米制程命名一倍左右。不過(guò)，既然柵極與單位整體不成比例，跳過(guò)階段去命名芯片制程，多少就顯得有點(diǎn)不講武德、違背祖訓了。再加之晶體管本身的發(fā)展速度還是大致沿襲了摩爾定律的預測，所以人們也還是沿用了此前的制程命名方式。

但人類(lèi)不可能永遠以幾何級的速度去實(shí)現芯片制程的縮小，過(guò)薄的柵極會(huì )帶來(lái)各種各樣的工程學(xué)難題，比如“漏電”。制程變短帶來(lái)的短溝道效應，會(huì )直接影響芯片的穩定性、功耗和壽命。于是，柵極制程的發(fā)展逐漸緩慢下來(lái)，與制程節點(diǎn)開(kāi)始逐步靠攏。

這意味著(zhù)人類(lèi)必須重新思考芯片的設計架構，才能繼續推動(dòng)摩爾定律的歷史進(jìn)程。

如圖所示，制程命名與柵極寬度的交叉點(diǎn)發(fā)生在2012年。

那一年英特爾徹底改變了傳統的源級（Source）-柵極（Gate）-漏極（Drain）的平面結構（Planar），轉而采用了下圖右側的FinFET鰭式場(chǎng)效應晶體管，通過(guò)加入魚(yú)鰭Fin來(lái)幫助柵極提高性能。

這種結構的轉變，也意味著(zhù)芯片開(kāi)始更多地從平面結構模式，轉向3D、立體的設計思路[11]。當橫向發(fā)展受挫的時(shí)候，晶圓廠(chǎng)開(kāi)始比以往更多地向“天空”尋找空間。

你甚至可以說(shuō)，在22納米以前的芯片原本就是“低垂的果實(shí)”。而如今，在材料物理學(xué)上沒(méi)有飛躍的情況下，每一次向更低制程的“拱卒”，都需要耗費工程師頭上更多的頭發(fā)。

好消息是，摩爾定律還在茍延殘喘；壞消息是，設計驅動(dòng)似乎會(huì )變得越來(lái)越密集。

Planar結構用了二十多年，從3000納米一直用到22納米；FinFET結構用了10年，從22納米一直到3納米。此后，FinFET結構就逐步無(wú)法繼續提供足夠好的靜電控制了，又需要在結構上進(jìn)一步更新[3]。

GAA（全環(huán)繞柵極）被認為是下一代的技術(shù)路線(xiàn)。

例如在“3納米”工藝上，三星就官宣了其全新的結構方案：MBCFET（多橋通道場(chǎng)效應晶體管multi-bridge-channel field-effect transistor）。而臺積電方面預計會(huì )在“2納米”工程中導入新的GAA結構方案[4]。

而GAA也不會(huì )是歷史的終點(diǎn)。東京電子此前的一份報告中，就直觀(guān)地展現出了其對芯片結構變化的可能性。GAA可能只會(huì )主導幾代芯片，更強悍的制造工藝將會(huì )是CFET（Complementary FET，互補場(chǎng)效應晶體管），利用3D堆疊器件進(jìn)行芯片制造，或許將主導“1納米”以下的制程開(kāi)發(fā)[12]。

從結構圖來(lái)看，新的3D工藝就像是在平面上蓋樓，來(lái)維持摩爾定律的增長(cháng)。這將是一座宏偉的宮殿，柵極再不可能有曾經(jīng)的參照系地位。實(shí)際上，以臺積電和三星的制程數據為例，其10納米芯片的柵極寬度大致在66－68納米；3納米芯片，大致在40－45納米。

如上圖所示，研究機構也轉而使用了金屬半截距作為參照。在3納米之后的每一次技術(shù)迭代，晶體管半截距大概就只能進(jìn)步2納米左右。但命名系統依然遵照了摩爾定律的命名方式，以0.7倍幾何級速度，頭也不回地一代代迭代下去。

于是我們就出現了一個(gè)悖論：

晶圓廠(chǎng)在做一項夸張的人類(lèi)雕刻活動(dòng)，而這種復雜的結構恰恰是因為人類(lèi)無(wú)法很好地駕馭原子層面的工藝，所以需要另辟蹊徑才能滿(mǎn)足摩爾定律。但摩爾定律的制程表，卻還在不斷強調極短制程的重要性。

摩爾定律在嘲諷摩爾定律。

在5納米時(shí)期，制程差異大約是5.6倍；而到了7埃米時(shí)，制程差異大約會(huì )到17倍。

嚴格來(lái)說(shuō)，從90年代開(kāi)始，以納米命名制程節點(diǎn)的方式已經(jīng)破產(chǎn)了30年了。從5納米到3納米，就像iPhone 13到14一樣，僅僅只是用于技術(shù)代際區分的營(yíng)銷(xiāo)意義，沒(méi)有任何實(shí)質(zhì)的工程學(xué)意義。

如果一定要牽扯上什么關(guān)系的話(huà)，那也只能是：這顆芯片的性能相當于，假如我們能在Planar結構中造出0.8納米制程的芯片、且沒(méi)有微觀(guān)量子找麻煩的情況下，該有的性能。

這大概要等到上帝把宇宙的代碼開(kāi)源以后了。

從理論上來(lái)說(shuō)，目前這種制程節點(diǎn)命名的合法性來(lái)源其實(shí)只有一個(gè)：每一代晶體管數量翻倍。但即便如此，殺紅了眼的晶圓廠(chǎng)也不會(huì )就此罷手。

人們漸漸發(fā)現，不同晶體廠(chǎng)對于“翻倍”的標準竟然也是不同的。

以14納米向10納米的過(guò)渡為例，英特爾與三星、臺積電就出現了定名路線(xiàn)的爭議。英特爾為了遵守摩爾定律規則，堅持將隨后的兩代芯片連續命名14+與14++，就此得名“牙膏廠(chǎng)”的雅稱(chēng)。而三星和臺積電則直接將產(chǎn)品命名為10納米，迎合了C端消費市場(chǎng)的換代審美。

但當時(shí)兩個(gè)陣營(yíng)的芯片能力差距尚沒(méi)有代際級的差距，于是就出現了芯片歷史上有趣的一幕：

同樣制程名字下，英特爾似乎比同類(lèi)領(lǐng)先了一代；但臺積電與三星下一代來(lái)臨的速度，似乎領(lǐng)先了英特爾不止一代。

當時(shí)有不少媒體和機構都指出，如果按照臺積電和三星的標準，英特爾14納米+產(chǎn)品線(xiàn)其實(shí)可以被稱(chēng)作12納米。而英特爾隨后推出的10納米芯片，其表現甚至部分優(yōu)于臺積電7納米。英特爾也在媒體溝通會(huì )上，拿出了大大的10納米制程的參數對比表格，暗示友商不講武德[5]。

但當英特爾完成10納米量產(chǎn)的時(shí)候，臺積電5納米產(chǎn)線(xiàn)都已經(jīng)在建設中了。

納米制程推出的目的之一，其實(shí)是讓不同的晶圓廠(chǎng)，都能夠在同一個(gè)標準體系下定名。但“各說(shuō)各話(huà)”的定名方式，又客觀(guān)上解構了標準。

納米節點(diǎn)命名從服務(wù)摩爾定律的“公式”，變成了服務(wù)晶圓廠(chǎng)自身節點(diǎn)規劃的“術(shù)語(yǔ)”。

這種隨意性可以體現在本文開(kāi)頭時(shí)，媒體對于1納米、2納米芯片的宣傳上。臺積電所說(shuō)的1納米芯片，在摩爾定律的表格上實(shí)指18埃米制程。但已經(jīng)沒(méi)有人真的在乎這套天馬行空的制程命名方式了：

1.8納米制程，干脆又被抹零成為了1納米…

這種越來(lái)越具有誤導性的營(yíng)銷(xiāo)話(huà)術(shù)，很容易導致普通民眾對芯片制造能力的誤解。

支持者認為，晶體管數量大致保持了翻倍的趨勢，故摩爾定律依然生命力旺盛；而反對者認為，摩爾定律首先應該是一個(gè)成本公式，暗含著(zhù)IT技術(shù)的普惠性。

極端一點(diǎn)說(shuō)，如果我們在實(shí)驗室里造出小批量的、極其昂貴、但晶體管密度極高的芯片（事實(shí)上已經(jīng)存在于很多大學(xué)實(shí)驗室里），這一定跟摩爾定律沒(méi)有任何關(guān)系。

納米制程節點(diǎn)、而非晶體管密度，在早期能夠代表摩爾定律的發(fā)展，就隱含了對這種技術(shù)平衡性的追求。納米命名模式與實(shí)際制程的分道揚鑣，其實(shí)本身就標志烏托邦式的摩爾定律開(kāi)始解體——這本身就是摩爾定律的宿命，天下沒(méi)有不散的宴席，技術(shù)的發(fā)展不可能是一條直線(xiàn)。

但納米節點(diǎn)卻扮演了一種“遮羞布”式的角色，人們假裝摩爾定律還存在，卻事實(shí)性地繞過(guò)了摩爾定律[7]。

晶體管結構越做越復雜，核心越來(lái)越多，芯片大小越做越大。

激進(jìn)的進(jìn)步姿態(tài)對環(huán)節各方都有著(zhù)更高的要求：

于是我們發(fā)現芯片的控溫越來(lái)越難了，明明是“5納米”的芯片，卻比“10納米”燙得多；

我們漸漸發(fā)現旗艦芯片越來(lái)越貴了，對應終端設備的價(jià)格也水漲船高了；

有媒體援引機構調研數據表示，各個(gè)工藝下芯片開(kāi)發(fā)成本正在著(zhù)呈幾何級的增長(cháng)：

28nm工藝4280萬(wàn)美元→22nm工藝6300萬(wàn)美元→16nm工藝需要8960萬(wàn)美元。到了后期，芯片開(kāi)發(fā)更是巨人的專(zhuān)場(chǎng)：7nm工藝2.486億美元→5nm工藝4.487億美元→3nm需要5.811億美元→2nm工藝需要7.248億美元[8]

而這僅僅是芯片公司的開(kāi)發(fā)成本，對于晶圓代工廠(chǎng)來(lái)說(shuō)，產(chǎn)線(xiàn)的建設投資成本更加高昂。

建設一座28nm晶圓廠(chǎng)投資額達60億美元，但等到5nm晶圓廠(chǎng)投資額高達150億美元，而興建一條3nm產(chǎn)線(xiàn)成本為150億~200億美元[9]。而臺積電最近宣布投資的“1納米”工廠(chǎng)，投資規模高達320億美元。

有傳聞稱(chēng)，臺積電3納米芯片的報價(jià)將超過(guò)2萬(wàn)美元；5納米時(shí)期的報價(jià)還只有1.6萬(wàn)美元，7納米時(shí)不過(guò)1萬(wàn)美元。[13]

有多家海外科技媒體報道稱(chēng)，由于晶圓廠(chǎng)的報價(jià)實(shí)在過(guò)于昂貴，高通和聯(lián)發(fā)科甚至不排除會(huì )棄用2納米的芯片制程。

我們正處在一個(gè)“后摩爾時(shí)代”，進(jìn)入一個(gè)全新的技術(shù)環(huán)境。

從這個(gè)角度來(lái)說(shuō)，“納米”則更像是這個(gè)時(shí)代的一個(gè)“史前傳說(shuō)”，它生動(dòng)、古老、代表了美好時(shí)代的技術(shù)品德，但它卻很難再回來(lái)了。

參考資料：

[1]《a better way to measure progress in semiconductors》，ieee spectrum

[2]《Introduction to Microelectronic Fabrication processes》，NPTEL

[3]《后FinFET時(shí)代的技術(shù)演進(jìn)》，NicEda

[4]《臺積電預測：2023年半導體市場(chǎng)將下滑4%》，中國電子報

[5]《全球首次亮相10nm工藝，英特爾如何玩轉工藝節點(diǎn)的數字游戲》，EDN China

[6] Wikichip：3nm

[7]《只用一周時(shí)間，摩爾定律就死了一次又活了回來(lái)》，品玩

[8]《搶跑2nm，是否操之過(guò)急？》，半導體產(chǎn)業(yè)縱橫

[9]《Industry watch: The expensive semiconductor game》，DIGITIMES ASIA

[10]《半導體制程，經(jīng)歷了哪些重大的發(fā)展節點(diǎn)？》，知乎周報-端點(diǎn)星

[11]《芯片中的“層”，層層全解析》，芯論語(yǔ)

[12]《后FinFET時(shí)代的繼任者》，半導體產(chǎn)業(yè)縱橫

[13]《14萬(wàn)一片晶圓！臺積電3nm工藝報價(jià)翻倍：蘋(píng)果成最堅定客戶(hù)》，雷科技