高速ADC的電源設計

如今，在設計人員面臨眾多電源選擇的情況下，為高速ADC設計清潔電源時(shí)可能會(huì )面臨巨大挑戰。在利用高效開(kāi)關(guān)電源而非傳統LDO的場(chǎng)合，這尤其重要。此外，多數ADC并未給出高頻電源抑制規格，這是選擇正確電源的一個(gè)關(guān)鍵因素。

本技術(shù)文章將描述用于測量轉換器AC電源抑制性能的技術(shù)，由此為轉換器電源噪聲靈敏度確立一個(gè)基準。我們將對一個(gè)實(shí)際電源進(jìn)行的簡(jiǎn)單噪聲分析，展示如何把這些數值應用于設計當中，以驗證電源是否能滿(mǎn)足所選轉換器的要求?？傊?，本文將描述一些簡(jiǎn)單的指導方針，以便帶給用戶(hù)一些指導，幫助其為高速轉換器設計電源。

當今許多應用都要求高速采樣模數轉換器(ADC)具有12位或以上的分辨率，以便用戶(hù)能夠進(jìn)行更精確的系統測量。然而，更高分辨率也意味著(zhù)系統對噪聲更加敏感。系統分辨率每提高一位，例如從12位提高到13位，系統對噪聲的敏感度就會(huì )提高一倍。因此，對于A(yíng)DC設計，設計人員必須考慮一個(gè)常常被遺忘的噪聲源——系統電源。ADC屬于 敏感型器件，每個(gè)輸入(即模擬、時(shí)鐘和電源輸入)均應平等對待，以便如數據手冊所述，實(shí)現較佳性能。噪聲來(lái)源眾多，形式多樣，噪聲輻射會(huì )影響性能。

圖1

當今電子業(yè)界的時(shí)髦概念是新設計在降低成本的同時(shí)還要“綠色環(huán)?！?。具體到便攜式應用，它要求降低功耗、簡(jiǎn)化熱管理、最大化電源效率并延長(cháng)電池使用時(shí)間。然而，大多數ADC的數據手冊建議使用線(xiàn)性電源，因為其噪聲低于開(kāi)關(guān)電源。這在某些情況下可能確實(shí)如此，但新的技術(shù)發(fā)展證明，開(kāi)關(guān)電源可以也用于通信和醫療應用(見(jiàn)參考文獻 部分的“How to Test Power Supply Rejection Ratio (PSRR) in an ADC”(如何測試ADC中的電源抑制比(PSRR)))。

本文介紹對于了解高速ADC電源設計至關(guān)重要的各種測試測量方法。為了確定轉換器對供電軌噪聲影響的敏感度，以及確定供電軌必須處于何種噪聲水平才能使ADC實(shí)現預期性能，有兩種測試十分有用：一般稱(chēng)為電源抑制比(PSRR)和電源調制比(PSMR)。

一般不認為電源引腳是輸入，但實(shí)際上它確實(shí)是輸入。它對噪聲和失真的敏感度可以像時(shí)鐘和模擬輸入引腳一樣敏感。即使進(jìn)入電源引腳的信號實(shí)際上是直流，而且一般不會(huì )出現重復性波動(dòng)，但直流偏置上仍然存在有定量的噪聲和失真。導致這種噪聲的原因可能是內部因素，也可能是外部因素，結果會(huì )影響轉換器的性能。

想想經(jīng)典的應用案例，其中，轉換器采樣時(shí)鐘信號中有噪聲或抖動(dòng)。采樣時(shí)鐘上的抖動(dòng)可能表現為近載波噪聲，并且/或者還可能表現為寬帶噪聲。這兩種噪聲都取決于所使用的振蕩器和系統時(shí)鐘電路。即使把理想的模擬輸入信號提供給理想的ADC，時(shí)鐘雜質(zhì)也會(huì )在輸出頻譜上有所表現，如圖2所示。

圖2. 采樣時(shí)鐘噪聲對理想數字化正弦波的影響

由該圖可以推論出是電源引腳。用一個(gè)模擬電源引腳(AVDD)代替圖2中的采樣時(shí)鐘輸入引腳。相同的原理在此同樣適用，即任何噪聲(近載波噪聲或寬帶噪聲)將以這種卷積方式出現在輸出頻譜上。然而，有一點(diǎn)不同；可以將電源引腳視為帶一個(gè)40 dB至60 dB的衰減器(具體取決于工藝和電路拓撲結構)的寬帶輸入引腳。在通用型MOS電路 結構中，任何源極引腳或漏極引腳在本質(zhì)上都是與信號路徑相隔離的(呈阻性)，從而帶來(lái)大量衰減，柵極引腳或信號路徑則不是這樣。假定該設計采用正確的 電路結構類(lèi)型來(lái)使隔離效果達到較大化。

在電源噪聲非常明顯的情況下，有些類(lèi)型(如共源極)可能并不是十分合適，因為電源是通過(guò)阻性元件偏置的，而該阻性元件后來(lái)又連接到輸出 級，如圖3和圖4所示。AVDD引腳上的任何調制、噪聲等可能更容易表現出來(lái)，從而對局部和/鄰近電路造成影響。這正是需要了解并探索轉換器PSRR數據的原因所在。

圖3. 不同的電路拓撲結構——實(shí)現方案A

圖4. 不同的電路拓撲結構——實(shí)現方案B

正如不同實(shí)現方式所示，存在寄生R、C和失配造成的不同頻率特性。記住，工藝也在不斷變小，隨著(zhù)工藝的變小，可用帶寬就會(huì )增加，可用速率也會(huì )提升?？紤]到這一點(diǎn)，這意味著(zhù)更低的電源和更小的閾值。為此，為什么不把電源節點(diǎn)當作高帶寬輸入呢，就像采樣時(shí)鐘或模擬輸入引腳一樣呢？

當供電軌上有噪聲時(shí)，決定ADC性能的因素主要有三個(gè)，它們是PSRR-dc、PSRR-ac和PSMR。PSRR-dc指電源電壓的變化與由此產(chǎn)生的ADC增益或失調誤差的變化之比值，它可以用最低有效位(LSB)的分數、百分比或對數dB (PSR = 20 × log10 (PSRR))來(lái)表示，通常規定采用直流條件。

但是，這種方法只能揭示ADC的一個(gè)額定參數隨電源電壓可能會(huì )如何變化，因此無(wú)法證明轉換器的穩定性。更好的方法是在直流電源之上施加一個(gè)交流信號，然后測試電源抑制性能(PSRR-ac)，從而主動(dòng)通過(guò)轉換器電路耦合信號(噪聲源)。這種方法本質(zhì)上是對轉換器進(jìn)行衰減，將其自身表現為雜散(噪聲)，它會(huì )在某一給定幅度升高至轉換器 噪底以上。其意義是表明在注入噪聲和幅度給定的條件下轉換器何時(shí)會(huì )崩潰。同時(shí)，這也能讓設計人員了解到多大的電源噪聲會(huì )影響信號或加入到信號中。PSMR則以不同的方式影響轉換器，它表明當與施加的模擬輸入信號進(jìn)行調制時(shí)，轉換器對電源噪聲影響的敏感度。這種影響表現為施加于轉換器的IF頻率附近的調制，如果電源設計不嚴 謹，它可能會(huì )嚴重破壞載波邊帶。

總之，電源噪聲應當像轉換器的任何其他輸入一樣進(jìn)行測試和處理。用戶(hù)必須了解系統電源噪聲，否則電源噪聲會(huì )提高轉換器噪底，限制整個(gè)系統的動(dòng)態(tài)范圍。

圖6所示為在系統板上測量ADC PSRR的設置。分別測量每個(gè)電源，以便更好地了解當一個(gè)交流信號施加于待測電源之上時(shí)，ADC的動(dòng)態(tài)特性。開(kāi)始時(shí)使用一個(gè)高容值電容，例如100 μF非極化電解質(zhì)電容。電感使用1 mH，充當直流電源的交流阻塞器，一般將它稱(chēng)為“偏置-T”，可以購買(mǎi)采用連接器式封裝的產(chǎn)品。

使用示波器測量交流信號的幅度，將一個(gè)示波器探針?lè )旁陔娫催M(jìn)入待測ADC的電源引腳上。為簡(jiǎn)化起見(jiàn)，將施加于電源上的交流信號量定義為一個(gè)與轉換器輸入滿(mǎn)量程相關(guān)的值。例如，如果ADC的滿(mǎn)量程為2V p-p，則使用200 mV p-p或–20 dB。接下來(lái)讓轉換器的輸入端接地(不施加模擬信號)， 查找噪底/FFT頻譜中處于測試頻率的誤差雜散，如圖5所示。若要計算PSRR，只需從FFT頻譜上所示的誤差雜散值中減去–20 dB即可。例如，如果誤差雜散出現在噪底的–80 dB處，則PSRR為–80 dB – –20 dB，即–60 dB(PSRR = 誤差雜散(dB) – 示波器測量結果(dB))。–60 dB的值似乎并不大，但如果換算成電壓，它相當于1 mV/V(或10?60/20)，這個(gè)數字對于任何轉換器數據手冊中的PSRR規格而言都并不鮮見(jiàn)。

圖5. PSRR—FFT頻譜示例

圖6. 典型的PSRR測試設置

下一步是改變交流信號的頻率和幅度，以便確定ADC在系統板中的PSRR特性。數據手冊中的大部分數值是典型值，可能只針對最差工作條件或最差性能的電源。例如，相對于其他電源，5 V模擬電源可能是最差的。應確保所有電源的特性都有說(shuō)明，如果說(shuō)明得不全面，請咨詢(xún)廠(chǎng)家。這樣，設計人員將能為每個(gè)電源設置適當的設計約束條件。

請記住，使用LC配置測試PSRR/PSMR時(shí)有一個(gè)缺點(diǎn)。當掃描目標頻段時(shí)，為使ADC電源引腳達到所需的輸入電平，波形發(fā)生器輸出端所需的信號電平可能非常高。這是因為L(cháng)C配置會(huì )在某一頻率(該頻率取決于所選的值)形成陷波濾波器。這會(huì )大大增加陷波濾波器處的接地電流，該電流可能會(huì )進(jìn)入模擬輸入端。要解決這一問(wèn)題，只需在測試頻率 造成測量困難時(shí)換入新的LC值。這里還應注意，LC網(wǎng)絡(luò )在直流條件下也會(huì )發(fā)生損耗。記住要在A(yíng)DC的電源引腳上測量直流電源，以便補償該損耗。例如，5 V電源經(jīng)過(guò)LC網(wǎng)絡(luò )后，系統板上可能只有4.8 V。要補償該損耗，只需升高電源電壓即可。

PSMR的測量方式基本上與PSRR相同。不過(guò)在測量PSMR時(shí)，需將一個(gè)模擬輸入頻率施加于測試設置，如圖7所示。

圖7. 典型的PSMR測試設置

另一個(gè)區別是僅在低頻施加調制或誤差信號，目的是查看此信號與施加于轉換器的模擬輸入頻率的混頻效應。對于這種測試，通常使用1 kHz至100 kHz頻率。只要能在基頻周?chē)吹秸`差信號即混頻結果，則說(shuō)明誤差信號的幅度可以保持相對恒定。但也不妨改變所施加的調制誤差信號幅度，以便進(jìn)行檢查，確保此值恒定。為了獲得最終結果， 最高(最差)調制雜散相對于基頻的幅度之差將決定PSMR規格。圖8所示為實(shí)測PSMR FFT頻譜的示例。

圖8. PSMR—部分FFT頻譜示例

對于轉換器和最終的系統而言，必須確保任意給定輸入上的噪聲不會(huì )影響性能。前面已經(jīng)介紹了PSRR和PSMR及其重要意義，下面將通過(guò)一個(gè)示例說(shuō)明如何應用所測得的數值。該示例將有助于設計人員明白，為了了解電源噪聲并滿(mǎn)足系統設計需求，應當注意哪些方面以及如何正確設計。

首先，選擇轉換器，然后選擇調節器、LDO、開(kāi)關(guān)調節器等。并非所有調節器都適用。應當查看調節器數據手冊中的噪聲和紋波指標，以及開(kāi)關(guān)頻率(如果使用開(kāi)關(guān)調節器)。典型調節器在100 kHz帶寬內可能具有10 μV rms噪聲。假設該噪聲為白噪聲，則它在目標頻段內相當于31.6 nV rms/√Hz的噪聲密度。

接著(zhù)檢查轉換器的電源抑制指標，了解轉換器的性能何時(shí)會(huì )因為電源噪聲而下降。在第一奈奎斯特區fS/2，大多數 高速轉換器的PSRR典型值為60 dB (1 mV/V)。如果數據手冊 未給出該值，請按照前述方法進(jìn)行測量，或者詢(xún)問(wèn)廠(chǎng)家。

使用一個(gè)2 V p-p滿(mǎn)量程輸入范圍、78 dB SNR和125 MSPS采樣速率的16位ADC，其噪底為11.26 nV rms。任何來(lái)源的噪聲都必須低于此值，以防其影響轉換器。在第一奈奎斯特區，轉換器噪聲將是89.02 μV rms (11.26 nV rms/√Hz) × √(125 MHz/2)。雖然調節器的噪聲(31.6 nv/√Hz)是轉換器的兩倍以上，但轉換器有60 dB的PSRR，它會(huì )將開(kāi)關(guān)調節器的噪聲抑制到31.6 pV/√Hz (31.6 nV/√Hz × 1 mV/V)。這一噪聲比轉換器的噪底小得多，因此調節器的噪聲不會(huì )降低轉換器的性能。

電源濾波、接地和布局同樣重要。在A(yíng)DC電源引腳上增加0.1 μF電容可使噪聲低于前述計算值。請記住，某些電源引腳吸取的電流較多，或者比其他電源引腳更敏感。因此應當慎用去耦電容，但要注意某些電源引腳可能需要額外的去耦電容。在電源輸出端增加一個(gè)簡(jiǎn)單的LC濾波器也有助 于降低噪聲。不過(guò)，當使用開(kāi)關(guān)調節器時(shí)，級聯(lián)濾波器能將噪聲抑制到更低水平。需要記住的是，每增加一級增益就會(huì )每10倍頻程增加大約20 dB。

最后需要注意的一點(diǎn)是，這種分析僅針對單個(gè)轉換器而言。如果系統涉及到多個(gè)轉換器或通道，噪聲分析將有所不同。例如，超聲系統采用許多ADC通道，這些通道以數字方式求和來(lái)提高動(dòng)態(tài)范圍?；径?，通道數量每增加一倍，轉換器/系統的噪底就會(huì )降低3 dB。對于上例，如果使用兩個(gè)轉換器，轉換器的噪底將變?yōu)橐话??3 dB)；如果 使用四個(gè)轉換器，噪底將變?yōu)?6 dB。之所以如此，是因為每個(gè)轉換器可以當作不相關(guān)的噪聲源來(lái)對待。不相關(guān)噪聲源彼此之間是獨立的，因此可以進(jìn)行RSS(平方和的平方根)計算。最終，隨著(zhù)通道數量增加，系統的噪底降低，系統將變得更敏感，對電源的設計約束條件也更嚴格。

要想消除應用中的所有電源噪聲是不可能的。任何系統都不可能完全不受電源噪聲的影響。因此，作為ADC的用戶(hù)，設計人員必須在電源設計和布局布線(xiàn)階段就做好積極應對。下面是一些有用的提示，可幫助設計人員較大程度地提高PCB對電源變化的抗擾度：

• 對到達系統板的所有電源軌和總線(xiàn)電壓去耦。

• 記?。好吭黾右患壴鲆婢蜁?huì )每10倍頻程增加大約20 dB。

• 如果電源引線(xiàn)較長(cháng)并為特定IC、器件和/或區域供電，則應再次去耦。

• 對高頻和低頻都要去耦。

• 去耦電容接地前的電源入口點(diǎn)常常使用串聯(lián)鐵氧體磁珠。對進(jìn)入系統板的每個(gè)電源電壓都要這樣做，無(wú)論它是來(lái)自L(fǎng)DO還是來(lái)自開(kāi)關(guān)調節器。

• 對于加入的電容，應使用緊密疊置的電源和接地層(間距≤4密爾)，從而使PCB設計本身具備高頻去耦能力。

• 同任何良好的電路板布局一樣，電源應遠離敏感的模擬電路，如ADC的前端級和時(shí)鐘電路等。

• 良好的電路分割至關(guān)重要，可以將一些元件放在PCB的背面以增強隔離。

• 注意接地返回路徑，特別是數字側，確保數字瞬變不會(huì )返回到電路板的模擬部分。某些情況下，分離接地層也可能有用。

• 將模擬和數字參考元件保持在各自的層面上。這一常規做法可增強對噪聲和耦合交互作用的隔離。

• 遵循IC制造商的建議；如果應用筆記或數據手冊沒(méi)有直接說(shuō)明，則應研究評估板。這些都是非常好的起步工具。

這篇技術(shù)文章旨在清楚說(shuō)明高速轉換器的電源敏感問(wèn)題，以及它為何對用戶(hù)的系統動(dòng)態(tài)范圍如此重要。為使系統板上的ADC實(shí)現數據手冊所述的性能規格，設計人員應當了解所需的布局布線(xiàn)技術(shù)和硬件。