解析信號第10部分：時(shí)鐘信號如何影響精密adc解析信號第10部分：時(shí)鐘信號如何影響精密adc

第10部分的解決信號系列涵蓋時(shí)鐘如何影響精密ADC，觸及時(shí)鐘抖動(dòng)，時(shí)鐘互調和最佳PCB布局實(shí)踐時(shí)鐘。

如中所述本系列的第9部分所有的數據采集（DAQ）系統都需要一個(gè)參考點(diǎn)。在那篇文章中，參考點(diǎn)是一個(gè)電壓電平，它與模擬輸入信號進(jìn)行比較以生成輸出代碼。然而，數據采集系統也需要另一種類(lèi)型的參考點(diǎn)，盡管不一定與電壓有關(guān)。

在數據采集系統中，時(shí)鐘作為時(shí)間基準，使所有部件都能同步工作。對于模數轉換器（ADC），精確而穩定的時(shí)鐘確保主機向ADC發(fā)送命令，ADC以正確的順序接收來(lái)自主機的命令，而不會(huì )損壞。更重要的是，系統時(shí)鐘信號允許用戶(hù)在需要時(shí)對輸入進(jìn)行采樣并發(fā)送數據，從而使整個(gè)系統按預期運行。

盡管您可能認為時(shí)鐘是數字輸入信號，但這些組件可能會(huì )影響精密數據采集系統的模擬性能。為了進(jìn)一步了解時(shí)鐘如何影響精密ADC，我們將討論這些與時(shí)鐘信號相關(guān)的主題：

• 時(shí)鐘抖動(dòng)；

• 時(shí)鐘互調；

• 時(shí)鐘的最佳印刷電路板（PCB）布局實(shí)踐。

雖然您可能期望ADC的采樣周期是完全恒定的，但總有一些偏離理想的情況?！睍r(shí)鐘抖動(dòng)”指時(shí)鐘波形邊緣從一個(gè)周期到下一個(gè)周期的變化。由于所有的adc都使用時(shí)鐘邊緣來(lái)控制采樣點(diǎn)，時(shí)鐘邊緣的變化會(huì )導致采樣實(shí)例中的偏差。在另一個(gè)頻率轉換的結果中，另一個(gè)非頻率轉換的結果出現了一個(gè)非采樣偏差。

與本系列迄今為止討論的大多數噪聲源類(lèi)似，時(shí)鐘抖動(dòng)是隨機的，并且遵循高斯分布。因此，采樣不確定度誤差也是高斯的，表現為熱噪聲。最終，時(shí)鐘抖動(dòng)對ADC性能的影響主要是ADC的噪聲底限的增加，以及隨后信號鏈的總熱噪聲的增加。圖1顯示了由正弦輸入信號上的時(shí)鐘抖動(dòng)引起的采樣邊緣變化。

圖1 時(shí)鐘信號顯示由于抖動(dòng)引起的采樣邊緣變化

熱噪聲增加的量取決于輸入信號的轉換率和時(shí)鐘源中的時(shí)鐘抖動(dòng)量。您可以使用方程式1計算ADC信噪比（SNR）的理論上限：

其中fIN是輸入信號頻率，tJITTER是時(shí)鐘源的抖動(dòng)規范。對于頻率含量較高的信號，可以預期輸入信號的轉換率更高，時(shí)鐘抖動(dòng)導致的信噪比下降更嚴重。

過(guò)采樣轉換器（如delta-sigma-adc）的一個(gè)主要優(yōu)點(diǎn)是，當使用更高的過(guò)采樣比（osr）時(shí)，理想的信噪比會(huì )提高。過(guò)采樣在定義的時(shí)間段內平均多次轉換，這反過(guò)來(lái)又平均了由時(shí)鐘抖動(dòng)引起的一些采樣變化。方程2量化了由于過(guò)采樣而導致的信噪比改善，這只是等式1的擴展，該等式增加了一個(gè)依賴(lài)于△sigma ADC的OSR的項：

為了可視化有過(guò)采樣和無(wú)過(guò)采樣的ADC之間的性能差異，圖2將方程1和2繪制為輸入信號頻率和抖動(dòng)的函數。每個(gè)曲線(xiàn)圖包括四種不同時(shí)鐘抖動(dòng)規格（0.5ns、5ns、50ns和500ns）的曲線(xiàn)。圖2a表示過(guò)采樣ADC的SNR，而圖2b表示沒(méi)有過(guò)采樣架構的ADC的SNR。

圖2 過(guò)采樣adc的SNR圖（a）；和其他ADC（b）

考慮到過(guò)采樣的好處，與圖2b中的等效抖動(dòng)規格曲線(xiàn)相比，圖2a中的四個(gè)曲線(xiàn)圖提供了21 dB的信噪比改善。然而，這兩個(gè)圖說(shuō)明了相同的效果：隨著(zhù)輸入信號頻率或時(shí)鐘抖動(dòng)量的增加，結果的信噪比降低。因此，具有更高信噪比目標的應用可能需要更昂貴、更高功率的時(shí)鐘解決方案來(lái)最小化抖動(dòng)。

例如評估模塊德州儀器（TI）的（EVM）ADS127L01一個(gè)512 kSPS，24位delta sigma ADC，使用Abracon ASEMB-16.000MHZ-XY-T低抖動(dòng)振蕩器。這個(gè)振蕩器提供了5 ps的典型周期抖動(dòng)規格，遠遠低于圖2中繪制的任何抖動(dòng)規格。但是，如果考慮到低抖動(dòng)振蕩器的成本與性能的折衷，您可能會(huì )想知道這一選擇是必要的還是過(guò)于苛刻。

為了幫助回答這個(gè)問(wèn)題，表1比較了使用“寬帶1”數字濾波器設置的ADS127L01的數據表噪聲規格與為5 ps和500 ps時(shí)鐘抖動(dòng)計算的信噪比上限。信噪比上限計算使用數字濾波器通帶頻率作為“fIN”來(lái)表示最大輸入信號頻率，這是時(shí)鐘抖動(dòng)的影響最明顯的地方。

當tJITTER=5 ps時(shí)，所有計算的SNR值（以綠色突出顯示）都大于A(yíng)DC的數據表SNR規格。使用此時(shí)鐘源，您可以安全地假設時(shí)鐘抖動(dòng)產(chǎn)生的噪聲不會(huì )是系統的主要噪聲源。將其與以紅色突出顯示的代表低于A(yíng)DC SNR規格的SNR值的條目進(jìn)行比較，所有這些SNR規格均適用于tJITTER=500 ps。在這種情況下，時(shí)鐘抖動(dòng)產(chǎn)生的噪聲實(shí)際上會(huì )限制ADC在使用全部信號帶寬時(shí)可達到的SNR。

表1.TI的ADS127L01“寬帶1”濾波器信噪比與SNRUpper限值，時(shí)鐘抖動(dòng)為5 ps和500 ps

表1和圖2中的另一個(gè)關(guān)鍵收獲是提高OSR（相當于減慢ADC的速度鈥檚 進(jìn)一步提高了輸出數據的信噪比性能。一般來(lái)說(shuō)，能夠支持較慢的輸出數據速率的系統正在測量移動(dòng)較慢的輸入信號。這些系統將經(jīng)歷較少的噪音由于抖動(dòng)，時(shí)鐘邊緣的微小變化有效地去鈥渦沒(méi)注意到。鈥

最后，另一種可以降低時(shí)鐘抖動(dòng)引起的噪聲的方法是選擇使用集成時(shí)鐘分頻器來(lái)產(chǎn)生調制器采樣時(shí)鐘的ADC，例如ADS131A04。時(shí)鐘分頻器僅作用于兩個(gè)輸入時(shí)鐘邊緣中的一個(gè)（通常為上升沿），以產(chǎn)生不超過(guò)原始輸入時(shí)鐘頻率一半的輸出時(shí)鐘頻率。由于您可以合理地假設在兩個(gè)輸入時(shí)鐘邊上都存在一些抖動(dòng)，所以將時(shí)鐘對半可以有效地減少輸出時(shí)鐘上的抖動(dòng)。如果繼續將輸入時(shí)鐘拆分多次，則會(huì )進(jìn)一步減小輸入時(shí)鐘抖動(dòng)對ADC的影響。

時(shí)鐘源影響ADC噪聲性能和增加系統噪聲的另一種方式是通過(guò)時(shí)鐘互調。幾乎所有的數據采集系統都有多個(gè)需要時(shí)鐘輸入的開(kāi)關(guān)元件。在某些情況下，這些時(shí)鐘輸入可能需要不同的輸入頻率，這些頻率可能來(lái)自不同的時(shí)鐘源。

如果這些時(shí)鐘源是離散和異步的，它們可能會(huì )相互耦合并在頻譜中產(chǎn)生音調。給定頻率F1和F2的兩個(gè)時(shí)鐘源，其基頻的差或和產(chǎn)生互調音調。這些被稱(chēng)為二階互調產(chǎn)物，如圖3所示。

圖3異步時(shí)鐘源引起的互調產(chǎn)物

此外，它們的基頻和其他基頻之間也會(huì )產(chǎn)生不同的和。雖然這些音調可能存在于您感興趣的信號帶寬之外，但它們仍然可以混入ADC通帶并降低AC規格，如信噪比和總諧波失真。

圖4中的快速傅立葉變換（FFT）說(shuō)明了這些互調效應。使用具有短路輸入（0-V差分輸入）的ADC，處理器時(shí)鐘設置為12 MHz，而ADC調制器時(shí)鐘降低到11.996 MHz，產(chǎn)生4 kHz的差異。

圖4 FFT顯示4 kHz倍數下的互調音調

由于處理器和ADC時(shí)鐘的不同，在4khz的頻譜中出現二階互調音調，并且在4khz的倍數處產(chǎn)生額外的諧波。這說(shuō)明了互調產(chǎn)物是如何直接落入ADC的通帶并產(chǎn)生噪聲的。

為了緩解這個(gè)問(wèn)題，寬帶應用通常使用一個(gè)時(shí)鐘源來(lái)產(chǎn)生系統中使用的所有其他頻率，以確保它們都是同步的。另一個(gè)有用的緩解技術(shù)是選擇時(shí)鐘頻率和采樣率，它們最不可能在感興趣的信號帶寬內產(chǎn)生音調。

為時(shí)鐘源設計PCB布局時(shí)，請注意盡可能保持時(shí)鐘信號干凈。雖然它被認為是一個(gè)數字輸入，但把時(shí)鐘信號當作另一個(gè)重要的模擬信號來(lái)對待。盡量減少跡線(xiàn)阻抗，將跡線(xiàn)從串行外圍接口（SPI）信號和其他有噪聲的電路布線(xiàn)，并考慮為串聯(lián)電阻和并聯(lián)電容器包括PCB封裝，以幫助處理反射或過(guò)沖。圖5顯示了來(lái)自ADS127L01EVM公司 .

圖5時(shí)鐘布局示例

圖5中的紅線(xiàn)跟蹤從源到ADC的時(shí)鐘路徑（U26，用紅色突出顯示）。時(shí)鐘路徑從時(shí)鐘源（Y1）開(kāi)始，然后輸入時(shí)鐘扇出緩沖器（U23）。這兩個(gè)組件在圖5的右上角以藍色突出顯示。時(shí)鐘扇出緩沖器生成兩個(gè)相同的原始輸入時(shí)鐘頻率副本：一個(gè)驅動(dòng)ADC，另一個(gè)驅動(dòng)微控制器（通過(guò)R55）。

為了到達ADC，時(shí)鐘信號通過(guò)一個(gè)小的43Ω電阻器（R56）與時(shí)鐘緩沖器輸出串聯(lián)，以幫助抑制反射。然后，時(shí)鐘信號連接到一個(gè)跳線(xiàn)（JP6），該跳線(xiàn)選擇三個(gè)不同的ADC時(shí)鐘頻率中的一個(gè)。另外兩個(gè)時(shí)鐘頻率由兩個(gè)D觸發(fā)器產(chǎn)生（U24和U25，在圖5中用黃色突出顯示）。這些組件將時(shí)鐘緩沖器輸出分成兩種模式：“低功耗”（LP）模式和“極低功耗”（VLP）模式。所有三種模式選擇也與原始時(shí)鐘源同步。在圖5中，實(shí)心紅線(xiàn)穿過(guò)“高分辨率”（HR）模式選擇。

在跨接器之后，所選時(shí)鐘信號在到達ADC時(shí)鐘引腳之前通過(guò)另一個(gè)電阻器（R60）和并聯(lián)電容器（C76）。路徑盡可能短而直接。SPI接口信號（以綠色突出顯示）也遠離時(shí)鐘輸入，直到它們到達ADC。

如果您遵循此處提供的時(shí)鐘布局指南，但仍然懷疑您的時(shí)鐘正在降低ADC性能，則需要測試一些與時(shí)鐘相關(guān)的其他問(wèn)題。

如果ADC時(shí)鐘輸入引腳處的時(shí)鐘信號顯示過(guò)度過(guò)沖和振鈴，則可能需要通過(guò)增加或增加小串聯(lián)電阻器和并聯(lián)電容器的尺寸（圖5中分別為R60和C76）來(lái)進(jìn)一步旋轉時(shí)鐘邊緣。添加這些元件可以有效地對時(shí)鐘輸入應用低通濾波器，同時(shí)保持基本時(shí)鐘頻率。
你也可能會(huì )注意到時(shí)鐘邊緣的“架子”或“臺階”。這是由于時(shí)鐘信號沿一條軌跡傳輸并進(jìn)入高阻抗輸入時(shí)的反射引起的。串聯(lián)電阻將有助于抑制這些時(shí)鐘反射。

因為ADC的DVDD輸入和時(shí)鐘源或時(shí)鐘緩沖器可能共享同一個(gè)數字源，所以檢查這些引腳是否存在大的瞬態(tài)。瞬變是由突然的電流需求引起的，可能需要額外的去耦電容來(lái)抑制。但在選擇去耦電容器的尺寸時(shí)要小心：較小的去耦電容器電感較小，可以更快地提供所需電流，而較大的去耦電容器有助于儲存大量必要的電荷，并過(guò)濾掉電源軌上的任何噪聲。兩種去耦電容器尺寸的組合可能需要保持數字電源的安靜和穩定。

另一種有助于減少耦合到ADC輸出的瞬態(tài)的技術(shù)是在A(yíng)DC數字電源引腳和時(shí)鐘源或時(shí)鐘緩沖器電源引腳之間放置一個(gè)小的鐵氧體磁珠。

如果您的PCB尺寸不允許將時(shí)鐘電路放置在遠離敏感模擬電路的地方，則可能有助于部分分離接地，以隔離時(shí)鐘電流的返回路徑。但是，始終將接地層的兩側盡可能靠近設備，以避免ADC模擬和數字部分之間的接地電位差過(guò)大。

最后，遵循本文中推薦的實(shí)踐和過(guò)程應該有助于避免最常見(jiàn)的時(shí)鐘相關(guān)問(wèn)題，并確保時(shí)鐘源不是信號鏈中最大的噪聲源。

在“解析信號”系列的第11部分中。我們將討論電源對精密adc的影響。