PCB設計仿真之探討源端串聯(lián)端接

作者：一博科技高速先生成員 孫宜文

上期高速線(xiàn)生簡(jiǎn)單介紹了反射原理也提到了源端串聯(lián)端接，筆者借此篇文章再深入探討下，本文使用Sigrity Topology Explorer 17.4仿真軟件。

搭建一個(gè)簡(jiǎn)單的電路模型，給一個(gè)上升沿和下降沿均為0.5ns的脈沖波形，電壓跳變?yōu)?V-2V-0V，高電平持續時(shí)間為10ns，假定芯片內部驅動(dòng)17ohm，路徑中傳輸線(xiàn)的時(shí)延為1ns，一起看下這個(gè)鏈路的接收端和發(fā)送端波形：

仿真結果：

傳輸線(xiàn)阻抗50ohm，通道末端開(kāi)路。實(shí)際電路在工作的時(shí)候，末端通常是高阻狀態(tài)，也就是和開(kāi)路差不多。信號到達末端全反射，每個(gè)時(shí)間階段觀(guān)測點(diǎn)的電壓值這里就不做解釋了，感興趣的讀者可以結合反射系數計算。

負載端接收到信號過(guò)沖很大，當在靠近源端的地方加上33ohm的電阻后仿真結果如下:

源端阻抗得到匹配

接下來(lái)我們用實(shí)際情況做例子，模擬一個(gè)33Mbps的local bus信號，發(fā)現無(wú)端接時(shí)候的信號波形，只有一點(diǎn)小小的過(guò)沖，是一個(gè)還不錯的信號波形。

但我們把速率調到200Mbps，大概是DDR1的速率，發(fā)現不端接會(huì )有很大的過(guò)沖。

看來(lái)隨著(zhù)速率的提高，阻抗不匹配的鏈路中，源端串聯(lián)還是有必要的。那么我們該如何判斷何時(shí)需要端接？

這里和信號的上升時(shí)間Tr及傳輸線(xiàn)延時(shí)TD有關(guān)，下面有個(gè)經(jīng)驗公式可提供參考：

TD=20%Tr

我們來(lái)驗證下公式，拿剛才的示例繼續仿真，調整參數，上升時(shí)間是0.5ns，傳輸線(xiàn)延時(shí)是1ns，遞減傳輸線(xiàn)延時(shí)，從1ns逐漸減小至0.1ns（20%Tr），觀(guān)察負載端的信號質(zhì)量。

看起來(lái)，Tr減小到0.1ns的時(shí)候，反射噪聲約為12%，不同的結構，不同的信號要求不同，具體看信號能容忍多大的噪聲，僅作為快速定位的經(jīng)驗參考。另外需要注意串阻需要盡量靠近源端，不然會(huì )引起多次反射，降低端接效果，甚至導致信號更差，來(lái)看下不同位置的串阻帶來(lái)的影響。

文末總結下源端串聯(lián)端接的優(yōu)點(diǎn)：

源端串聯(lián)通過(guò)靠近芯片發(fā)送端串聯(lián)電阻，使得該串聯(lián)電阻與芯片的內阻之和盡量與傳輸線(xiàn)阻抗一致。該端接簡(jiǎn)單功耗小，不會(huì )給驅動(dòng)器帶來(lái)額外的直流負載，只需要一個(gè)電阻就可以抑制驅動(dòng)端到負載端的二次反射，常適用于點(diǎn)對點(diǎn)的拓撲上。

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