從PCB設計下手，讓信號完整性不再難

在電子設計領(lǐng)域，高性能設計有其獨特挑戰。

1 高速設計的誕生

近些年，日益增多的高頻信號設計與穩步增加的電子系統性能緊密相連。

隨著(zhù)系統性能的提高，PCB設計師的挑戰與日俱增：更微小的晶粒，更密集的電路板布局，更低功耗的芯片要求。

隨著(zhù)所有技術(shù)的迅猛發(fā)展，我們已成為高速設計的核心，需要考慮其復雜性和所有因素。

2 回顧

在過(guò)去30年，PCB設計發(fā)生了很大變化。1987年，我們認為0.5微米是技術(shù)的終結者，但今天，22納米工藝已變成了常態(tài)。

如下圖所示，1985年的邊緣速率推進(jìn)了設計復雜性的提升（通常為30納秒），而如今邊緣速率已變成1納秒。

過(guò)去30年邊緣速率的變化。

3 技術(shù)進(jìn)步中伴隨各種問(wèn)題

技術(shù)的進(jìn)步總是伴隨著(zhù)一系列問(wèn)題。隨著(zhù)系統性能的提升和高速設計的采納，一些問(wèn)題必須在設計環(huán)境中進(jìn)行處理。

下面，我們來(lái)總結一下面臨的挑戰：

信號質(zhì)量

IC制造商傾向于更低的核心電壓和更高的工作頻率，這就導致了急劇上升的邊緣速率。無(wú)端接設計中的邊緣速率將會(huì )引發(fā)反射和信號質(zhì)量問(wèn)題。

串擾

在高速信號設計中，密集路徑往往會(huì )導致串擾——在PCB上，走線(xiàn)間的電磁耦合關(guān)聯(lián)現象。

串擾可以是同一層上走線(xiàn)的邊緣耦合，也可以是相鄰層上的寬邊耦合。

耦合是三維的。與并排走線(xiàn)路徑相比，平行路徑和寬邊走線(xiàn)會(huì )造成更多串擾。

寬邊耦合（頂部）相比于邊緣耦合（底部）　　

輻射

在傳統設計中的快速邊緣速率，即使使用與先前相同的頻率和走線(xiàn)長(cháng)度，也會(huì )在無(wú)端接傳輸線(xiàn)上產(chǎn)生振鈴。

這從根本上導致了更高的輻射，遠遠超過(guò)了無(wú)終端傳輸線(xiàn)路的FCC/CISPR B類(lèi)限制。

10納秒（左）和1納秒（右）的邊緣速率輻射。

4 設計解決方案

信號和電源完整性問(wèn)題會(huì )間歇出現，很難進(jìn)行判別。所以最好的方法，就是在設計過(guò)程中找到問(wèn)題根源，將之清除，而不是在后期階段試圖解決，延誤生產(chǎn)。

通過(guò)疊層規劃工具，能更容易地在您的設計中，實(shí)現信號完整性問(wèn)題的解決方案。

5 電路板疊層規劃

高速設計的頭等大事一定是電路板疊層?；迨茄b配中最重要的組成部分，其規格必須精心策劃，避免不連續的阻抗、信號耦合和過(guò)量的電磁輻射。

在查看下次設計的電路板疊層時(shí)，請牢記以下提示和建議：

• 所有信號層需相鄰并緊密耦合至不間斷的參考平面，該平面可以創(chuàng )建一個(gè)明確的回路，消除寬邊串擾。

每個(gè)信號層的基板都鄰接至參考平面。

有良好的平面電容來(lái)減少高頻中的交流阻抗。緊密耦合的內電層平面來(lái)減小頂層的交流阻抗，極大程度減少電磁輻射。

降低電介質(zhì)高度會(huì )大大減少串擾現象，而不會(huì )對電路板的可用空間產(chǎn)生影響。

基板應能適用一系列不同的技術(shù)。例如：50/100歐姆數位，40/80歐姆DDR4，90歐姆USB。

6 布線(xiàn)和工作流程

精心策劃疊層后，下一步便需關(guān)注電路板布線(xiàn)?；谠O計規則和工作區域的精心配置，您能夠最高效成功地對電路板進(jìn)行布線(xiàn)。

以下這些提示，能幫助您的布線(xiàn)更加容易，避免不必要的串擾、輻射和信號質(zhì)量問(wèn)題：

• 簡(jiǎn)化視圖，以便清楚查看分割平面和電流回路。

• 為此，首先確定哪個(gè)銅箔平面（地或電源）作為每個(gè)信號層的參考平面，然后打開(kāi)信號層和內電層平面同時(shí)查看。這能幫助您更容易地看到分割平面的走線(xiàn)。

多重信號層（左）、頂層和相鄰平面視圖（右）

如果數字信號必須穿越電源參考平面，您可以靠近信號放置一或兩個(gè)去耦電容（100nF）。這樣，就在兩個(gè)電源之間提供了一個(gè)電流回路。

避免平行布線(xiàn)和寬邊布線(xiàn)，這會(huì )比并排布線(xiàn)導致更多串擾。

除非使用的是同步總線(xiàn)，否則，平行區間越短越好，以減少串擾。為信號組留出空間，使其地址和數據間隔是走線(xiàn)寬度的三倍。

在電路板的頂層和底層使用組合微帶層時(shí)要小心。這可能導致相鄰板層間走線(xiàn)的串擾，危及信號完整性。

按信號組的最長(cháng)延遲為時(shí)鐘（或選通）信號走線(xiàn)，這保證了在時(shí)鐘讀取前，數據已經(jīng)建立。

在平面之間對嵌入式信號進(jìn)行走線(xiàn)，有助于輻射最小化，還能提供ESD保護。

7 信號清晰度

在未來(lái)，電子設計的復雜性毫無(wú)疑問(wèn)會(huì )持續增加，這會(huì )給PCB設計師帶來(lái)一系列亟待解決的挑戰。確保電路板疊層、阻抗、電流回路的正確配置，是設計穩定性的基礎。