導致PCB中信號完整性問(wèn)題的9個(gè)因素

避免PCB中的信號完整性問(wèn)題對于設計者來(lái)說(shuō)是一項極其復雜的任務(wù)。它需要一個(gè)了解信號完整性設計規則和技術(shù)。隨著(zhù)更快的邏輯系列的引入，設計者已經(jīng)意識到簡(jiǎn)單的PCB布局不能滿(mǎn)足信號完整性的要求。

高速設計帶有特殊的信號完整性問(wèn)題，如果處理不當，會(huì )讓你頭疼。工程師總是被建議考慮某些最好的PCB設計服務(wù)在早期設計周期中最小化信號完整性問(wèn)題，從而避免昂貴的設計迭代。

隨著(zhù)我們的繼續，我們將提供更多關(guān)于以下主題的見(jiàn)解：

• 什么是PCB中的信號完整性？

• 需要PCB中的信號完整性

• 導致PCB中信號完整性問(wèn)題的9個(gè)因素

信號完整性（SI）表示信號無(wú)失真傳播的能力。信號完整性就是通過(guò)傳輸線(xiàn)的信號質(zhì)量。當信號從驅動(dòng)器傳輸到接收器時(shí)，它給出了信號衰減量的測量值。這個(gè)問(wèn)題在較低的頻率下不是主要的問(wèn)題，但是當PCB以更高的速度和高頻（>50MHz）工作時(shí)，這是一個(gè)需要考慮的重要因素。在高頻區，信號的數字和模擬方面都需要考慮。

傳輸介質(zhì)對信號完整性的影響。

當一個(gè)信號從驅動(dòng)器傳播到接收器時(shí)，它不會(huì )保持不變，不管最初發(fā)送的是什么，都會(huì )收到不同程度的失真。這種信號失真是由阻抗失配、反射、振鈴、串擾、抖動(dòng)和地面彈跳. 設計者的首要目標應該是最小化這些因素，這樣原始信號就可以以最小的失真到達目的地。此外，還需要特別注意保持信號質(zhì)量并控制其在電子電路中的不良影響。閱讀我們的帖子基于A(yíng)ltium的可控阻抗路由選擇 .

當我們在PCB中出現信號完整性問(wèn)題時(shí)，它可能無(wú)法按預期工作?？赡馨梢圆豢煽康姆绞焦ぷ鳌袝r(shí)有效，有時(shí)無(wú)效。它可能在原型階段，但往往無(wú)法批量生產(chǎn)；在實(shí)驗室里可能有用，但不行現場(chǎng)可靠；它在舊的生產(chǎn)批次中工作，但在新的生產(chǎn)批次中失敗，等等。在以下情況下，信號被稱(chēng)為失去完整性：

• 它會(huì )變形，也就是說(shuō)，它的形狀改變了想要的形狀

• 不必要的電噪聲疊加在信號上，使信號降低信噪比

• 它為板上的其他信號和電路產(chǎn)生不必要的噪聲

在以下情況下，稱(chēng)PCB具有必要的信號完整性：

• 它內部的所有信號都能無(wú)失真地傳播

• 它的設備和互連不易受到外來(lái)電的影響附近其他電氣產(chǎn)品的噪聲和電磁干擾（EMI）符合或優(yōu)于監管標準

• 它不會(huì )在其他電路/電纜中產(chǎn)生、引入或輻射EMI/符合或優(yōu)于監管標準的與其相關(guān)或附近的產(chǎn)品

也許PCB中信號完整性問(wèn)題的最重要原因是信號上升時(shí)間更快。當電路和設備在低至中等頻率下工作時(shí)，由于PCB設計而導致的信號完整性問(wèn)題很少是一個(gè)問(wèn)題。然而，當我們在高頻（射頻和更高）頻率下工作，信號上升時(shí)間更短，PCB設計導致的信號完整性成為一個(gè)非常大的問(wèn)題。

減少上升時(shí)間對信號完整性至關(guān)重要。

導致PCB中信號完整性下降的因素：

一般來(lái)說(shuō)，快速的信號上升時(shí)間和高信號頻率會(huì )增加信號誠信問(wèn)題。出于分析目的，我們可以將各種信號完整性問(wèn)題分為以下幾類(lèi)：

網(wǎng)絡(luò )上的信號質(zhì)量取決于信號軌跡及其返回路徑的特性。在線(xiàn)路上運行時(shí)，如果信號遇到線(xiàn)路阻抗的變化或不均勻，它將遭受反射，從而導致振鈴和信號失真。

此外，信號上升時(shí)間越快，由不受控制的線(xiàn)路阻抗變化引起的信號失真就越大。我們可以通過(guò)減少或消除線(xiàn)路阻抗的變化，將反射引起的信號失真降至最低：

• 確保信號線(xiàn)及其返回路徑作為具有統一受控阻抗的均勻傳輸線(xiàn)。

• 具有信號返回路徑的，作為均勻平面放置在靠近信號層的地方。

• 確保受控阻抗信號線(xiàn)看到匹配的源阻抗和接收器阻抗-與信號線(xiàn)的特性阻抗相同。這可能需要在源端和接收端添加適當的端接電阻器。

阻抗不連續會(huì )導致振鈴和信號失真。

如前所述，如果信號在傳輸過(guò)程中遇到阻抗的不連續性，它將遭受反射，從而導致振鈴和信號失真。遇到以下情況之一時(shí)，線(xiàn)路阻抗會(huì )出現不連續：

• 當信號在其路徑中遇到過(guò)孔時(shí)。

• 當一個(gè)信號分支成兩條或兩條以上的線(xiàn)路時(shí)。

• 當信號返回路徑平面遇到不連續性時(shí)，例如當線(xiàn)頭連接到信號線(xiàn)時(shí)，平面中出現分裂。

• 當線(xiàn)頭連接到信號線(xiàn)時(shí)。

• 當信號線(xiàn)從源端開(kāi)始時(shí)。

• 當信號線(xiàn)在接收端終止時(shí)。

• 當信號和回路連接到連接器引腳時(shí)。

而且，信號上升時(shí)間越快，阻抗不連續引起的信號失真就越大。我們可以將由于線(xiàn)路阻抗不連續簽署人：

• 通過(guò)使用更小的微孔和HDI-PCB技術(shù)，最大限度地減少過(guò)孔和過(guò)孔存根引起的不連續性的影響。

• 減少跟蹤存根長(cháng)度

• 當一個(gè)信號在多個(gè)地方使用時(shí)，以菊花鏈方式而不是多分支方式路由跟蹤。

• 源端和接收端的適當端接電阻器。

• 使用差分信號和緊密耦合的差分對，它們本質(zhì)上對信號返回路徑平面的不連續性更具免疫力。

• 確保在出現不連續性的連接器處，信號線(xiàn)盡可能短，信號返回路徑盡可能寬。

信號在PCB上從源到接收器的傳輸時(shí)間是有限的。信號延遲與信號線(xiàn)長(cháng)度成正比，與特定PCB層上的信號速度成反比。如果數據信號和時(shí)鐘信號不匹配整體延遲，它們將在不同的時(shí)間到達接收機進(jìn)行檢測，這將導致信號失真；過(guò)大的偏差會(huì )導致信號采樣誤差。隨著(zhù)信號速度的提高，采樣率也越來(lái)越高，允許的偏差也越來(lái)越小，從而導致更大的偏差傾向。

提示：一組信號線(xiàn)中的傾斜可以通過(guò)信號延遲匹配（主要是跡線(xiàn)長(cháng)度匹配）來(lái)最小化。

信號在PCB線(xiàn)路上傳播時(shí)，由于導電痕跡電阻（由于趨膚效應，在更高頻率下增加）和介質(zhì)材料損耗因子Df，信號會(huì )受到衰減。這兩種損耗都會(huì )隨著(zhù)頻率的增加而增加，因此信號的高頻分量將比低頻分量受到更大的衰減；這會(huì )導致信號帶寬的減少，然后由于信號上升時(shí)間的增加而導致信號失真；信號上升時(shí)間過(guò)長(cháng)會(huì )導致數據檢測錯誤。

提示：當信號衰減是一個(gè)重要的考慮因素時(shí)，必須選擇合適的低損耗高速材料，并適當控制跡線(xiàn)的幾何形狀，以盡量減少信號損失。

相鄰PCB信號線(xiàn)的串擾。

信號線(xiàn)或返回路徑平面上的快速電壓或電流轉換可能耦合到相鄰信號線(xiàn)上，從而在相鄰信號線(xiàn)上產(chǎn)生稱(chēng)為串擾和開(kāi)關(guān)噪聲的不必要信號。這種耦合是由于跡線(xiàn)之間的互電容和互感而產(chǎn)生的。這種電容和電感的相互耦合可以通過(guò)增加跡線(xiàn)之間的空間來(lái)減少。根據經(jīng)驗法則，空間應該是跡線(xiàn)寬度（3W）的三倍。和往常一樣，更快的上升時(shí)間信號會(huì )產(chǎn)生更多的串擾和開(kāi)關(guān)噪聲。

串擾和開(kāi)關(guān)噪聲可通過(guò)以下方式降低：

• 增加相鄰信號道之間的間隔。

• 使信號返回路徑盡可能寬，并且像均勻的平面一樣均勻，并且避免分裂返回路徑。

• 使用低介電常數的PCB材料。

• 使用差分信號和緊密耦合的差分對，它們天生就更容易受到串擾。

電源和接地軌道或路徑或平面的阻抗非常低，但有限的非零阻抗。當輸出信號和內部門(mén)開(kāi)關(guān)狀態(tài)時(shí)，通過(guò)電源和接地軌道/路徑/平面的電流發(fā)生變化，導致電源和接地路徑中的電壓下降。這將降低設備電源和接地引腳之間的電壓。這種情況的頻率越高，信號轉換時(shí)間越快，同時(shí)切換狀態(tài)的線(xiàn)路數量越多，電源和接地軌之間的電壓降低就越大。這將減少信號的噪聲裕度，如果過(guò)大，將導致設備故障。

為了減少這些影響配電網(wǎng)必須設計成使電力系統的阻抗最小化：

• 電源和接地平面應盡可能靠近并靠近PCB表面。這將通過(guò)感應降低。

• 多個(gè)低電感去耦電容器應跨電源和接地軌使用，并應盡可能靠近設備電源和接地引腳。

• 使用帶有短引線(xiàn)的設備包。

• 在電源和接地上使用薄的高電容性磁芯，可大大增加電容并降低電源和接地軌之間的阻抗。閱讀如何降低PCB版圖中的寄生電容 .

EMI/EMC隨頻率和信號上升時(shí)間的加快而增加。對于單端信號電流，輻射遠場(chǎng)強度隨頻率線(xiàn)性增加，與差分信號電流成平方關(guān)系。閱讀EMI和EMC的PCB設計指南詳細的解釋

提示：EMI也可以通過(guò)減小電流回路面積來(lái)降低。

via stub是不用于信號傳輸的過(guò)孔部分。過(guò)孔短截線(xiàn)充當具有特定諧振頻率的諧振電路，在該頻率下它可以在其中存儲最大能量。如果信號在該頻率處或附近具有顯著(zhù)分量，則該信號分量將由于通孔短截線(xiàn)在其諧振頻率處的能量需求而嚴重衰減。在下面描述的示例中，通孔的部分A用于從外層上的導體C1到內層上的導體Cn 的信號傳播。但通孔的B部分是無(wú)關(guān)緊要的——因此，是via stub。在此處了解有關(guān)via stub及其對信號衰減和數據傳輸速率的影響的更多信息。

Via stub負責PCB中的重信號衰減。

長(cháng)的短截線(xiàn)可能充當天線(xiàn)，從而增加符合EMC標準的問(wèn)題。存根跟蹤還可以產(chǎn)生對信號完整性產(chǎn)生負面影響的反射。上拉或下拉電阻器高速信號很常見(jiàn)樹(shù)樁的來(lái)源。如果需要這樣的電阻，則以菊花鏈的形式發(fā)送信號。

通過(guò)實(shí)現菊花鏈路由避免存根跟蹤。

由于電流過(guò)大，電路的接地參考電平從原來(lái)的水平偏移。這是由于接地電阻和互連電阻（如連接線(xiàn)和跡線(xiàn)）造成的。因此，地面不同點(diǎn)的接地電壓水平將不同。這被稱(chēng)為接地反彈，因為接地電壓將隨電流變化。

減少地面反彈的技術(shù)：

• 實(shí)施退耦電容接地

• 包括串聯(lián)的限流電阻器。

• 將去耦電容器靠近引腳。

• 正確接地

信號的上升時(shí)間是 SI 問(wèn)題中的一個(gè)關(guān)鍵參數。為了獲得所需的信號完整性水平，我們應該關(guān)注阻抗控制、衰減、地彈、傳播延遲和 EMI/EMC。在 PCB 的設計階段應采取信號完整性措施，因為我們不能時(shí)不時(shí)地提出新設計。最好事先處理它，而不是讓它實(shí)時(shí)破壞設備的性能。查看有關(guān)如何實(shí)現穩健的 PCB 設計工作流程以實(shí)現信號完整性的帖子？收集有關(guān) PCB 設計信號完整性的更多信息。