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rtl-to-gdsii
Using GDSII layout data in Son...
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Using
GDSII
layout
Sonnet
analysis
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zhuanjifen
下載
Using GDSII layout data in Son...
積分:0分
Using
GDSII
layout
Sonnet
analysis
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zhuanjifen
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Writing TestbenchesFunctional Verification of HDL Models
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hdl
rtl
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wangderfvl
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Synopsys-RTL_coding
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Synopsys
RTL
coding
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Jason_Zhang
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新型高精度時(shí)鐘芯片RTL-4553
積分:0分
時(shí)鐘芯片
RTL-4553
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xilinxue
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ASIC設計驗證
積分:0分
SYNPLICITY
FPGA
ASIC
設計驗證
Certify
SOC
RTL
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foolish_girl
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Verilog邏輯仿真(3)
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Verilog
任務(wù)
函數
綜合
RTL
|
foolish_girl
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用多片FPGA進(jìn)行ASIC設計驗證的分區和綜合技術(shù)
積分:0分
SYNPLICITY
FPGA
ASIC
設計驗證
Certify
SOC
RTL
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foolish_girl
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從ESL到GDSII的流暢SoC設計
積分:0分
ESL
GDSII
SoC
SPIRIT
配置系統級
系統模型
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foolish_girl
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pcit32_verilog_lattice代碼
積分:0分
Lattice
32-Bit
PCI
ispMACH
RTL
HDL
MACH
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tvro_china
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基于FPGA的全數字Costas環(huán)的設計與實(shí)現
積分:0分
Costas環(huán)
載波恢復
FPGA
RTL
DDS
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sylar
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跨時(shí)鐘域設計經(jīng)典
積分:0分
Multi-Asynchronous Clock Desings
ASIC
MTBF
SDF
RTL
FIFO
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Jason_Zhang
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夏宇聞著(zhù)作《從算法設計到硬線(xiàn)邏輯的實(shí)現》虛擬器件和虛擬接口模型
積分:0分
虛擬器件
虛擬接口模型
大型數字系統
宏單元
Cores
RTL
Verilog HDL
VHDL
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tvro_china
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FPGACPLD數字電路設計經(jīng)驗分享
積分:0分
FPGA
CPLD
數字電路
時(shí)序設計
時(shí)延路徑
RTL
建立時(shí)間
保持時(shí)間
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Jason_Zhang
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FPGACPLD數字電路設計經(jīng)驗分享
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FPGA
CPLD
數字電路
RTL
時(shí)延路徑
時(shí)序模型
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Jason_Zhang
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Lattice Designing a 33MHz, 32-Bit PCI Target
積分:0分
Lattice
PCI
ispMACH Devices
RTL
HDL
MACH
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tvro_china
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FFT_report
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FFT
VHDL
RTL
HDL
IEEE
DFT
ROM
RAM
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tvro_china
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an360 設計仿真模型for the POS-PHY Level 4 MegaCore
積分:0分
Altera
Updating Simulation Models
POS-PHY
PLL
LVDS
RTL
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tvro_china
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FPGA應用文檔:將YCrCb轉為RGB
積分:0分
Xilinx
YcrCb
RGB
HDL
RTL
Color-Space Converter
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tvro_china
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CIC Xilinx FPGA trainning HDL code guide
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CIC
Xilinx Synthesis
FPGA
RTL
Verilog HDL
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Hongjun
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CIC Xilinx FPGA training - simulation flow with ModelSim
積分:0分
CIC
Xilinx FPGA
Simulation Flow
ModelSim
RTL
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Hongjun
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IC 設計行業(yè)的朋友們推薦優(yōu)秀的書(shū)籍和相關(guān)資料
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IC設計
HDL
Test
Functional Verification
RTL
ASIC
FPGA
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Tony
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擴頻載波通信電路KT8341的設計
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RTL
GDS2
邏輯綜合
直接序列擴頻
偽隨機碼序列
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電子產(chǎn)品世界
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TINIS400外部串口參考設計
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Texas Instruments
TINIS400外部串口
DSTINIS400
Verilog RTL
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電子產(chǎn)品世界
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EDA學(xué)習資料
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EDA技術(shù)
CPLD
FPGA
VHDL
寄存器傳輸級(RTL)
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電子產(chǎn)品世界
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physical desige for soc_by_froghqh
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soc
DRAM
GDSII
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電子產(chǎn)品世界
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關(guān)于視頻壓縮
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視頻壓縮
DCT/IDCT
RTL
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電子產(chǎn)品世界
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用來(lái)實(shí)現DSP算法的C合成方法
積分:0分
DSP算法
C合成方法
RTL
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電子產(chǎn)品世界
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RTL代碼優(yōu)化的文章
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RTL
代碼優(yōu)化
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Synopsys - Describing Synthesizable RTL in SystemC
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Synopsys
Synthesizable RTL
SystemC
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Verilog RTL Coding and Synthesis Mismatch
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Verilog
RTL Coding
Synthesis
Mismatch
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