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基于FPGA的簡(jiǎn)易電壓表設計

  •   傳統的數字電壓表設計通常以大規模ASIC(專(zhuān)用集成電路)為核心器件,并輔以少量中規模集成電路及顯示器件構成。這種電壓表的設計簡(jiǎn)單、精確度高,但是由于采用了ASIC器件使得它欠缺靈活性,其系統功能固定,難以更新擴展。而應用FPGA設計的電壓表,采用FPGA芯片控制通用A/D轉換器,可使速度、靈活性大大優(yōu)于通用數字電壓表。、  本文采用STEP-MAX10M08核心板和STEP Base Board V3.0底板來(lái)完成簡(jiǎn)易電壓表設計,我們將設計拆分成三個(gè)功能模塊實(shí)現:  ADC081S101_driver
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基于FPGA的嵌入式視覺(jué)的應用

  • 什么樣的積極創(chuàng )新可以幫助您設計出這樣一個(gè)系統mdash;mdash;它能夠提醒用戶(hù)有兒童在游泳池中溺水,或是有入侵者試圖闖入住宅或者辦公場(chǎng)所?這種技術(shù)還
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加快設計流程的兩種嵌入式系統開(kāi)發(fā)方案的設計

  • 在日益信息化的現代社會(huì )中,計算機和網(wǎng)絡(luò )的應用已經(jīng)全面滲透到日常生活中,各種應用嵌入式系統的電子產(chǎn)品也隨處可見(jiàn),計算機的應用經(jīng)過(guò)桌面PC系統的空
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采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現創(chuàng )新設計

  • 人們對寬帶服務(wù)的帶寬要求越來(lái)越高,促使芯片供應商使用更多的高速串行收發(fā)器。因此,下一代應用采用了多種數據速率,從幾Mbps 到數百Gbps,在一種
  • 關(guān)鍵字: FPGA  ASIC  40  nm  

基4-FPGA的大動(dòng)態(tài)范圍數字AGC的實(shí)現

  • 1 引言在數字中頻接收機中,把A/D轉換提前到中頻部分,為保證A/D轉換的動(dòng)態(tài)范圍和系統帶寬,要求低噪聲放大器和自動(dòng)增益控制AGC(Automatic Ga
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基于FPGA的正交數字混頻器中數控振蕩器的設計與實(shí)現

  • 要CORDIC(COordination Rotation DIgital Computer)算法實(shí)現正交數字混頻器中的數控振蕩器的方法。首先推導了算法產(chǎn)生正余弦信號的實(shí)現過(guò)程,然后給出了
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積分梳狀濾波器的FPGA實(shí)現

  • 本文提出了多級CIC抽取濾波器結構不僅能夠實(shí)現更寬輸入信號的任意速率的抽取,并且對帶外信號的衰減也更大。
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FPGA工作原理與簡(jiǎn)介

  •   FPGA工作原理與簡(jiǎn)介  如前所述,FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現的,即解決了定制電路的不足,又克服了原有可編程器件門(mén)電路有限的缺點(diǎn)?! ∮捎贔PGA需要被反復燒寫(xiě),它實(shí)現組合邏輯的基本結構不可能像ASIC那樣通過(guò)固定的與非門(mén)來(lái)完成,而只能采用一種易于反復配置的結構。查找表可以很好地滿(mǎn)足這一要求,目前主流FPGA都采用了基于SRAM工藝的查找表結構,也有一些軍品和宇航級FPGA采用Flash或者熔絲與反熔
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FPGA/EPLD的自上而下設計方法

  • FPGA/EPLD的自上而下設計方法,FPGA/EPLD的自上而下(Top-Down)設計方法:  傳統的設計手段是采用原理圖輸入的方式進(jìn)行的,如圖1所示。通過(guò)調用FPGA/EPLD廠(chǎng)商所提供的相應物理元件庫,在電路原理圖中繪制所設計的系統,然后通過(guò)網(wǎng)表轉換產(chǎn)生某一特
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不斷演進(jìn)的無(wú)源光網(wǎng)絡(luò )(PON)需要FPGA設計的靈活性支持

  • FPGA技術(shù)、低成本光學(xué)器件以及無(wú)源架構都為無(wú)源光網(wǎng)絡(luò )(PON)以及這些網(wǎng)絡(luò )的演進(jìn)做出了巨大貢獻。系統級OEM廠(chǎng)商不斷發(fā)現,FPGA能夠提供技術(shù)性設計和經(jīng)濟
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常用FPGA/CPLD四種設計技巧

  • 常用FPGA/CPLD四種設計技巧,FPGA/CPLD的設計思想與技巧是一個(gè)非常大的話(huà)題,本文僅介紹一些常用的設計思想與技巧,包括乒乓球操作、串并轉換、流水線(xiàn)操作和數據接口的同步方法。希望本文能引起工程師們的注意,如果能有意識地利用這些原則指導日
  • 關(guān)鍵字: FPGA  CPLD  設計技巧  

是什么讓我成為一個(gè)厲害的工程師?

  •   傳說(shuō)中有一對美麗的紅舞鞋,穿上它,你將舞出最美麗的舞步……  正式從事電子硬件設計工作有十幾年時(shí)光了,回憶起剛接觸電子,感觸很多……雖然經(jīng)歷了很多酸甜苦辣,但也給我的生活增添了很多色彩……  第一次真正意義上的接觸電子應當算是高中的時(shí)候。當時(shí)很喜歡學(xué)校圖書(shū)館里的一份雜志,雜志名字不記得了,只記得雜志里有兩頁(yè)是關(guān)于電子制作的,當時(shí)那兩頁(yè)一直是我的最?lèi)?ài)……慢慢的積累了一些電子方面的知識,也逐漸有了自己要做一塊電路板的想法……  那時(shí)我對電子的感情用“癡迷”兩個(gè)字來(lái)形容絕不為過(guò)――因這家境不好,我每月只有不
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什么是LabVIEW FPGA?NI FlexRIO必須使用FPGA模塊嗎?

  • NI LabVIEW FPGA模塊可以幫助您利用LabVIEW程序框圖對一個(gè)FPGA進(jìn)行編程。在其底層,該模塊采用代碼生成技術(shù)實(shí)現圖形化開(kāi)發(fā)環(huán)境與FPGA硬件的整合。這種
  • 關(guān)鍵字: FPGA  LabVIEW  FlexRIO  模塊  

FPGA 解決方案和標準控制器內核比較

  • FPGA 解決方案和標準控制器內核比較, MicroBlaze處理器是賽靈思(Xilinx)在嵌入式開(kāi)發(fā)套件 (EDK) 中提供的兩款32位內核之一,是實(shí)現硬件加速的靈活工具。圖1是MicroBlaze的典型設計。該內核含有一個(gè)32位乘法器,但不含浮點(diǎn)單元(FPU)、桶式移位器或專(zhuān)用硬
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正交相干檢波方法及FPGA的實(shí)現

  • 正交相干檢波方法及FPGA的實(shí)現,引言
    現代雷達普遍采用相參信號來(lái)進(jìn)行處理,而如何獲得高精度基帶數字正交(I,Q)信號是整個(gè)系統信號處理成敗的關(guān)鍵。傳統的做法是采用模擬相位檢波器來(lái)得到I、Q信號,其正交性能一般為:幅度平衡在2%左右,相位
  • 關(guān)鍵字: FPGA  相干檢波  方法  
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xilinx fpga介紹

  Xilinx FPGA   Xilinx FPGA主要分為兩大類(lèi),一種側重低成本應用,容量中等,性能可以滿(mǎn)足一般的邏輯設計要求,如Spartan系列;還有一種側重于高性能應用,容量大,性能能滿(mǎn)足各類(lèi)高端應用,如Virtex系列,用戶(hù)可以根據自己實(shí)際應用要求進(jìn)行選擇。 在性能可以滿(mǎn)足的情況下,優(yōu)先選擇低成本器件。   Xilinx FPGA可編程邏輯解決方案縮短了電子設備制造商開(kāi)發(fā)產(chǎn)品的時(shí)間 [ 查看詳細 ]

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