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H.264/AVC技術(shù)進(jìn)展及其務(wù)實(shí)發(fā)展策略思考

  • 隨著(zhù)NGN、3G及3G演進(jìn)和NGBW等對視頻、多媒體業(yè)務(wù)與網(wǎng)絡(luò )應用的飛速發(fā)展需求，作為視頻業(yè)務(wù)及存儲應用核心技術(shù)的高效率 視頻數字壓縮編(譯碼)技術(shù)，愈來(lái)愈引起人們的關(guān)注，成為目前廣播、視頻與多媒體通信領(lǐng)域中的亮點(diǎn)與熱點(diǎn)。
  • 關(guān)鍵字： H.264/AVC  ITU-T  視頻壓縮  

讓電視節目從起居室進(jìn)入你的口袋

  • ——DVB-H 標準、市場(chǎng)及其解決方案的應用
  • 關(guān)鍵字： DVB  DVB-H  

DVB-T技術(shù)手冊：DVB-T的擴展DVB-H

  • DVB系列標準最早由DVB項目組在上世紀90年代初提出，其地面廣播版本DVB-T(Digital Video Broadcasting-Terrestrial) 是在90年代中期開(kāi)發(fā)的，并于1997年2月獲得ETSI (European Telecommunications Standards Institute ?C 歐洲電信標準委員會(huì ))的認可，成為歐洲地面數字電視廣播的標準
  • 關(guān)鍵字： DVB-H  

我視頻編碼國家標準AVS與國際標準MPEG的比較

  • 本文從技術(shù)角度對MPEG-2的視頻標準，MPEG-4AVC/H.264和AVS視頻三個(gè)視頻標準進(jìn)行對比，包括技術(shù)方案，主觀(guān)測食，客觀(guān)測試，復雜度等四個(gè)方面。
  • 關(guān)鍵字： MPEG-2  MPEG-4  H.264  AVS  

H.264標準

  • 關(guān)鍵字： H.264  

H.264中二進(jìn)制化編碼器的FPGA實(shí)現

  • 在對H．264標準中二進(jìn)制化部分研究和分析的基礎上，提出其FPGA電路結構，采用并行結構及流水線(xiàn)方式設計電路。該結構經(jīng)Spartan3 FPGA實(shí)現，其吞吐量為每周期1 bit，最大時(shí)鐘頻率為100 MHz，能夠滿(mǎn)足H．264中第3級及其以上檔次實(shí)時(shí)視頻編碼的要求。
  • 關(guān)鍵字： H.264  二進(jìn)制化  編碼器  FPGA  

數字圖像倍焦系統設計與實(shí)現綜合實(shí)例之：系統硬件配置方案

  • FPGA作可編程器件，可以根據用戶(hù)的需要進(jìn)行現場(chǎng)可編程。系統可采用了JTAG模式和AS模式進(jìn)行FPGA編程配置。
  • 關(guān)鍵字： 數字圖像倍焦系統  JTAG  FPGA  EPC1441PC8  

FPGA與DSP協(xié)同處理系統設計之：典型實(shí)例-整數DCT變換的設計與實(shí)現

  • 本節旨在設計實(shí)現了視頻壓縮標準H.264算法中的整數DCT變換部分，幫助讀者了解并行流水設計技巧在算法優(yōu)化中的作用。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  整數DCT變換  H.264  

面向H.264視頻編碼器的SoC驗證平臺

  • 構建了面向H.264視頻編碼器的SoC驗證平臺，采用FPGA原型系統完成H.264編碼器驗證。采用Wishbone總線(xiàn)連接32位微處理器OR1200以及其他的必要IP核構建基本SoC平臺，并在此基礎上集成H.264硬件編碼模塊；根據H.264編碼器的數據流要求，設計了逐行輸入/宏塊順序輸出的多端口SDRAM控制器；移植了μC/OSII實(shí)時(shí)
  • 關(guān)鍵字： H.264  視頻編碼器  SoC驗證平臺  

一種面向H.264視頻編碼器的SoC驗證平臺

  • 構建了面向H.264視頻編碼器的SoC驗證平臺，采用FPGA原型系統完成H.264編碼器驗證。采用Wishbone總線(xiàn)連接32位微處理器OR1200以及其他的必要IP核構建基本SoC平臺，并在此基礎上集成H.264硬件編碼模塊；根據H.264編碼器的數據流要求，設計了逐行輸入/宏塊順序輸出的多端口SDRAM控制器；移植了μC/OSII實(shí)時(shí)
  • 關(guān)鍵字： H.264  視頻編碼  SoC驗證平臺  軟硬件協(xié)同仿真  

用于混合信號VLSI的可擴展JTAG控制器IP核設計

  • 正電子發(fā)射斷層成像系統(PET)前端讀出電路是數?；旌闲盘柍笠幠＜呻娐沸酒?針對多通道高性能PET專(zhuān)用集成電路芯片的特點(diǎn),采用JTAG控制器對該芯片進(jìn)行初始控制和輔助測試.采用TSMC 0.18μmCMOS工藝設計實(shí)現了一個(gè)可擴展的JTAG控制器IP核,支持14組可擴展控制信號和16個(gè)多位寄存器掃描鏈的讀/寫(xiě)操作,并配備定制的底層驅動(dòng)
  • 關(guān)鍵字： VLSI  JTAG  PET成像系統  

基于FPGA的電梯控制器的設計與實(shí)現

  • 介紹了基于A(yíng)ltera公司EP1K30TC144芯片的電梯控制器設計過(guò)程，描述了該控制系統的功能。該設計采用VHDL語(yǔ)言進(jìn)行編程，以QUARTUSⅡ軟件為開(kāi)發(fā)平臺，對本設計進(jìn)行了仿真，并使用JTAG將程序代碼下載到實(shí)驗板上進(jìn)行了硬件驗證。
  • 關(guān)鍵字： JTAG  電梯控制器  FPGA  

基于DSP的嵌入式導航計算機系統中CPLD器件軟件更新的實(shí)現

  • 針對嵌入式導航計算機系統中CPLD器件軟件更新需求，提出了通過(guò)串行方式基于DSP的CPLD軟件更新方案，通過(guò)DSP的I／O口模擬CPLD的JTAG時(shí)序邏輯，將由串口接收到的CPLD配置信息文件，移入到其內部邏輯中，從而實(shí)現軟件更新。分析研究了實(shí)現該方案需解決的硬件和軟件中的關(guān)鍵問(wèn)題，設計實(shí)現了提出的CPLD器件軟件更新方案，并在實(shí)際的導航計算機系統中進(jìn)行了驗證和應用。
  • 關(guān)鍵字： CPLD器件軟件更新  DSP  JTAG  

基于FPGA的H.264幀內預測模塊設計

  • 提出一種能實(shí)時(shí)處理的H.264/AVC幀內預測硬件結構。通過(guò)對H.264/AVC各個(gè)預測模式的分析，設計了一個(gè)通用運算單元，提高了硬件資源的可重用性。采用4個(gè)并行運算單元計算預測值，對運算比較復雜的plane模式預處理，并設計模式預測器，加快了系統處理速度。硬件電路結構已通過(guò)RTL級仿真及綜合，并在A(yíng)ltera公司的Cyclone II FPGA平臺上進(jìn)行了驗證和測試。
  • 關(guān)鍵字： H.264幀內預測  視頻解碼器  FPGA  

基于CPLD的FPGA快速配置電路的設計

  • 介紹了采用CPLD和Flash器件對FPGA實(shí)現快速并行配置，并給出了具體的硬件電路設計和關(guān)鍵模塊的內部編程思路。
  • 關(guān)鍵字： FPGA配置  JTAG  CPLD  
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