基于DSP的嵌入式導航計算機系統中CPLD器件軟件更新的實(shí)現

0 引言

在現代導航計算機系統朝著(zhù)微型化發(fā)展的過(guò)程中，采用高性能數字信號處理器和可編程邏輯器件方案實(shí)現的導航計算機系統有著(zhù)很高的性能優(yōu)勢。在本課題組研制的基于浮點(diǎn)型DSP和復雜可編程邏輯器件(CPLD)結構的嵌入式微型導航計算機系統中，DSP負責導航解算任務(wù)，CPLD用來(lái)輔助DSP對外圍通信接口芯片進(jìn)行控制，以減少DSP的控制任務(wù)，使其更專(zhuān)注于導航任務(wù)的解算。采用CPLD可以提高導航計算機控制和配置的靈活性，便于系統的升級和更新，使接口配置更靈活，適合于不同的傳感器和便于應用于采用多傳感器信息融合的組合導航系統中，充分發(fā)揮DSP的計算能力，提高導航性能。此嵌入式導航計算機系統中CPLD采用的是Xilinx公司的XC95144，該器件支持在系統編程(In System Programming)和擴展的IEEEStd 1149．1 JTAG邊界掃描測試規范。JTAG標準作為一個(gè)測試規范，已被多數可編程邏輯器件采用。對于該芯片的一般編程方法是，通過(guò)Xilinx公司提供的下載線(xiàn)纜將PC機并口轉接至其JTAG端口，使用PC機下載軟件實(shí)現對其軟件更新。由于JTAG口的信號特點(diǎn)，下載線(xiàn)纜不能太長(cháng)，否則會(huì )導致信號失真；此外，在系統投入使用后，如果需要對軟件進(jìn)行更新升級，采用這種線(xiàn)纜方式必須將系統的外殼打開(kāi)，不便于系統的維護更新。本文通過(guò)對JTAG接口特性的研究，提出了一種采用UART串行通信進(jìn)行軟件更新的方案，對基于DSP接口控制的CPLD器件實(shí)現了軟件更新，使采用JTAG口進(jìn)行編程的PLD器件可以實(shí)現遠端更新和升級。

1 JTAG接口原理

JTAG是IEEE的聯(lián)合測試行動(dòng)小組(Joint TestAction Group)提出的測試標準，此標準最初是用來(lái)解決因芯片集成度和板級器件密度越來(lái)越高帶來(lái)的測試問(wèn)題?，F在這一標準已被大多數器件廠(chǎng)商采用并設計到芯片電路中，用以支持其器件在系統調試或編程功能。對于本文所用的CPLD器件，其JTAG接口的結構如圖1所示。

JTAG標準定義了4個(gè)基本單元：測試訪(fǎng)問(wèn)端口TAP(Test Access Port)、數據寄存器、指令寄存器和TAP控制器。TAP端口包含了4個(gè)JTAG信號：測試時(shí)鐘輸入引腳TCK，測試數據輸入引腳TDI，測試數據輸出引腳TDO和測試模式選擇引腳TMS。數據寄存器主要包含2種：BYPASS寄存器和BSR(Botlndary Scan Register)寄存器，其中BSR由BSC(Botmdary Scan Cell)串聯(lián)而成，正是通過(guò)BSC掃描鏈電路，來(lái)自于TDI上的CPLD配置信息便可移入到芯片內部，從而實(shí)現對器件的擦除與編程功能。TAP控制器其實(shí)是一個(gè)包含16個(gè)狀態(tài)的狀態(tài)機，它控制著(zhù)測試訪(fǎng)問(wèn)口、指令寄存器和數據寄存器。TAP控制器狀態(tài)轉換圖如圖2所示。

TAP控制器的狀態(tài)由TMS和TCK兩信號控制。當需要將TDI上的數據移到指令寄存器中時(shí)，可使TAP控制器進(jìn)入Shift-IR狀態(tài)；當需要將TDI上的數據移到數據寄存器中時(shí)，可使其進(jìn)入Shift-DR狀態(tài)。通過(guò)TAP控制器的狀態(tài)轉換，可將CPLD的配置信息移入到其內部邏輯中。

在基于PC的編程方法中，CPLD的配置信息文件存儲在PC里，在PC中運行的下載軟件不斷讀取器件的配置信息，并通過(guò)其并行接口模擬JTAG測試端口的時(shí)序和邏輯，從而實(shí)現其軟件更新和下載。本文將采用導航計算機系統中的DSP來(lái)實(shí)現這種編程方法：CPLD的配置文件通過(guò)DSP的UART串行口發(fā)送給導航計算機系統，然后由DSP解析并執行配置文件中的指令，通過(guò)DSP的I／O口模擬JTAG端口信號行為，來(lái)實(shí)現對CPLD器件軟件更新的功能?；谶@種方案可以實(shí)現采用普通的串行口方便地對CPLD進(jìn)行遠端編程和更新。

2 CPLD的JTAG接口編程的硬件設計

為實(shí)現本文提出的導航計算機系統中基于DSP的CPLD器件軟件更新串行方案，首先需要在硬件方面解決如下3個(gè)問(wèn)題：

(1)導航計算機系統所用DSP至少要有4個(gè)空余的I／O口，分別用于模擬CPLD的4個(gè)JTAG信號時(shí)序信號。
(2)導航計算機系統必須包含支持一個(gè)UART通信接口，用于接收CPLD的配置文件。此UART接口不能由CPLD參與控制，以避免CPLD某次編程失敗后，該UART通信口不再可用的問(wèn)題。
(3)導航計算機系統應保證足夠的CPLD配置信息文件需要的存儲空間。
本文所用DSP為T(mén)I公司的TMS320C6713B芯片，該款DSP支持16個(gè)通用輸入輸出口(GPIO)。在本導航計算機系統中，有12個(gè)GPIO口已被占用，多余的4個(gè)GPIO口可用來(lái)連接CPLD的4個(gè)JTAG信號引腳。

TMS320C6713B本身并不支持包含UART通信接口，其片上外設中包含2個(gè)多通道緩沖串行接口(McBSP)，McBSP接口支持全雙工串行通信，只是收發(fā)數據需要獨立的收發(fā)幀同步信號。根據TI公司提供的應用技術(shù)報告，經(jīng)過(guò)對軟件或硬件進(jìn)行改造設計，McBSP接口可以支持UART通信標準。軟件修改方法是通過(guò)將McBSP接口配置成通用I／O接口來(lái)模擬UART時(shí)序；硬件修改方法是將McBSP接口配置在串行口模式，McBSP接口中接收幀同步信號FSR來(lái)自于UART的發(fā)送數據線(xiàn)Tx，在檢測到Tx的下跳沿時(shí)，McBSP內部開(kāi)始采樣接收數據，之后Tx的下跳沿將被忽略直至下一個(gè)字節的起始位再次觸發(fā)內部幀接收新的數據；發(fā)送幀同步信號FSR由McBSP電路在發(fā)送UART數據起始位時(shí)產(chǎn)生。本文采用硬件修改和過(guò)采樣軟件措施，將一個(gè)多通道緩沖串行接口McBSP0設計成了支持UART通信標準的接口。

本導航計算機系統使用的CPLD配置信息文件是串行矢量格式(SVF)，可以在Xilinx軟件開(kāi)發(fā)平臺ISE上生成。SVF是一種用來(lái)描述IEEE 1149．1(JTAG)總線(xiàn)操作的規范，包含了編程需要的指令和數據，描述了TAP測試訪(fǎng)問(wèn)端口狀態(tài)圖中各狀態(tài)之間的掃描操作過(guò)程和行為。由于SVF文件是ASCII格式，所以占用的存儲空間比較大，可以將其轉換為一種更簡(jiǎn)潔和緊湊的二進(jìn)制格式：XSVF文件。對于本系統所用CPLD器件而言，僅對其進(jìn)行編程操作時(shí)，XSVF文件大小為129 720 B，加上擦除和校驗操作后，XSVF文件大小為259 533 B。根據上述分析，本文設計的嵌入式導航計算機系統中通過(guò)UART接口對CPLD器件進(jìn)行在系統軟件更新的硬件電路結構如圖3所示。

圖3中，UART通信口由DSP片上多通道緩沖串行口McBSP0實(shí)現。為了存儲通過(guò)UART口接收到的包含CPLD配置信息的XSVF文件，本系統外擴了一片512 kB的SRAM。FLASH芯片用來(lái)存儲導航計算機系統升級固件和應用程序。CPLD的JTAG口直接與DSP空閑的4個(gè)GPIO口相連，為了提高CPLD器件編程的靈活性，在本系統中保留了連接PC機并口的CPLD程序下載接口。

3 CPLD的JTAG接口編程的軟件設計

在硬件設計的基礎上，為實(shí)現通過(guò)DSP的GPIO口模擬JTAG信號時(shí)序邏輯來(lái)對CPLD進(jìn)行軟件更新，需嚴格按照JTAG標準中的端口信號時(shí)序要求。對于本文所用的CPLD器件，其JTAG端口信號時(shí)序關(guān)系如圖4所示。

由圖4可見(jiàn)，對于JTAG口時(shí)序邏輯需考慮如下3項內容：

(1)JTAG接口要求一個(gè)最小時(shí)鐘周期TCKMIN。
(2)JTAG接口在TCK的上升沿采樣TMS和TDI信號。因此在TCK上升沿之前，TMS和TDI要具有最小分別為T(mén)MSS和TDIS的建立時(shí)間，同時(shí)在TCK下降沿之后要保持最小分別為T(mén)MSH和TDIH長(cháng)的時(shí)間。
(3)在TCK的下降沿，JTAT接口輸出新的TDO值，并保持至少TDOV長(cháng)的時(shí)間。
本文所用CPLD的JTAG端口時(shí)序參數要求如表1所示。

在本文設計的導航計算機系統中，DSP的工作主頻為200 MHz，利用TI公司提供的庫函數，由該DSP的GPIO口模擬的時(shí)鐘頻率最大不超過(guò)3 MHz，可以滿(mǎn)足表中TCKMIN參數對應的最大10 MHz的要求。對于建立和保持時(shí)間等參數要求，可通過(guò)軟件延時(shí)或定時(shí)器實(shí)現。由于在本系統的應用中，DSP在上電期間專(zhuān)注于CPLD的軟件更新，所以本文將采用軟件延時(shí)來(lái)實(shí)現這些參數要求，設計的JTAG口信號電平驅動(dòng)函數模塊代碼如下：

利用上述代碼，模擬實(shí)現的JTAG時(shí)鐘信號頻率為367．6 kHz。

DSP在配置CPLD器件時(shí)，不斷從存儲在SRAM里的XSVF文件中讀出指令和參數，并根據不同的指令執行對應的操作。根據功能特點(diǎn)，XSVF文件中的指令主要包括：狀態(tài)轉移、指令移入、數據移入或移出和空閑等待這4類(lèi)指令。狀態(tài)轉移指令用于控制TAP狀態(tài)機進(jìn)入與下條XSVF指令操作對應的狀態(tài)中，在XSVF文件中，圖2中的每個(gè)狀態(tài)對應一個(gè)字節的編碼；指令移入用于將TDI上的指令代碼移入對應的指令寄存器；數據移入或移出指令可將TDI上的數據移入CPLD器件內部邏輯中，同時(shí)可以捕獲從TDO上移出的數據；空閑等待指令可提供移進(jìn)CPLD擦出指令或數據后等待內部邏輯成功響應需要的時(shí)間。

在上述設計的基礎上，設計通過(guò)串行方式的CPLD更新流程如圖5所示。

圖5中系統首先通過(guò)DSP的串行口接收CPLD的編程配置文件，接收完配置文件后，可在35 s之內完成CPLD的軟件更新。在實(shí)際應用中，應用本文的更新方案，可根據需要很快實(shí)現不同的系統配置方案，如可選擇INS和GPS組合?；蚺c地磁組合等，無(wú)需重新更改硬件，便可配合多種傳感器，克服了通過(guò)常用PC機與下載線(xiàn)纜進(jìn)行軟件更新的弊端，避免了反復打開(kāi)、組裝系統等一系列的繁瑣工作，提高了現場(chǎng)調試的效率，從而提高了導航計算機系統的適應性。

4 結語(yǔ)

通過(guò)硬件和軟件設計，本文實(shí)現了基于DSP的CPLD器件軟件更新的串行方式。目前已在本課題組研制的基于DSP和CPLD的嵌入式導航計算機系統中進(jìn)行了成功應用。該串行口更新方式相對常用的基于PC并口的編程方法，解決了并口轉JTAG口的下載線(xiàn)纜過(guò)長(cháng)而不能可靠對CPLD更新的問(wèn)題，同時(shí)可以實(shí)現CPLD器件在系統的遠端更新，避免了繁瑣的現場(chǎng)拆除板卡進(jìn)行軟件更新和升級的弊端，提高了系統的可維護性。另外，通過(guò)外加網(wǎng)絡(luò )接口，應用本文設計的軟件更新方案，還可實(shí)現CPLD器件的遠程更新。本文的設計對于嵌入式導航計算機系統的更新和升級具有較好的適用性，提高了系統應用的靈活性，可以應用到具有不同配置的多種導航系統中，也可以在一種導航計算機系統中通過(guò)對CPLD的不同配置來(lái)適應不同的傳感器和接口。