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CPLD/FPGA技術(shù)及電子設計自動(dòng)化
- 電子設計自動(dòng)化（EDA）的實(shí)現是與CPLD/FPGA技術(shù)的迅速發(fā)展息息相關(guān)的。CPLD/FPGA是80年代中后期出現的，其特點(diǎn)是具有用戶(hù)可編程的特性。利用PLD/FPGA，電子系統設計工程師可以在實(shí)驗室中設計出專(zhuān)用IC，實(shí)現系統的集成，從而大大縮短了產(chǎn)品開(kāi)發(fā)、上市的時(shí)間，降低了開(kāi)發(fā)成本。此外，CPLD/FPGA還具有靜態(tài)可重復編程或在線(xiàn)動(dòng)態(tài)重構特性，使硬件的功能可象軟件一樣通過(guò)編程來(lái)修改，不僅使設計修改和產(chǎn)品升級變得十分方便，而且極大地提高了電子系統的靈活性和通用能力。
- 關(guān)鍵字： 可編程邏輯器件 FPGA CPLD 電子設計 靈活性
一種基于FPGA的語(yǔ)音密碼鎖設計
- 電子密碼鎖系統主要由電子鎖體、電子密匙等部分組成，一把電子密匙里能存放多組開(kāi)鎖密碼，用戶(hù)在使用過(guò)程中能夠隨時(shí)修改開(kāi)鎖密碼，更新或配制鑰匙里開(kāi)鎖密碼。一把電子鎖可配制多把鑰匙。語(yǔ)音方面的廣泛應用，使得具有語(yǔ)音播放的電子密碼鎖使用起來(lái)更加方便。語(yǔ)音密碼鎖的體積小、保密性能好、使用方便，是用在保險箱、電話(huà)或是房門(mén)上不可少的部分。
- 關(guān)鍵字： FPGA
將片外調試的優(yōu)點(diǎn)融入FPGA片上調試之中
- FPGA片上調試已出現了很多年，成為傳統復雜FPGA設計調試方法的一種常用替代方式，將虛擬測試夾具放于FPGA設計任何地方而不是采用昂貴的通用I/O引腳是可編程邏輯器件才有的性能。但片上調試也有一些不足之處，本文將討論片上調試的局限，并介紹如何把片上調試與片外深采樣存儲特性結合起來(lái)。
- 關(guān)鍵字： FPGA
基于MSP430和Cyclone II的網(wǎng)絡(luò )數據加密實(shí)現
- 隨著(zhù)信息技術(shù)和網(wǎng)絡(luò )化進(jìn)程的發(fā)展，網(wǎng)絡(luò )通信安全問(wèn)題日益突出?，F場(chǎng)可編程門(mén)陣列(FPGA)以其自身設計靈活、可靠性高的優(yōu)點(diǎn)廣泛應用于加密領(lǐng)域。
- 關(guān)鍵字： MSP430 CycloneII 網(wǎng)絡(luò )數據 FPGA
用低成本FPGA實(shí)現低延遲變化的CPRI
- 無(wú)線(xiàn)TEM（電信設備制造商）正受到布署基站架構的壓力，這就是用更小體積、更低功耗、更低制造成本來(lái)建立，部署和運營(yíng)。達到此目的的關(guān)鍵策略是從基站中分離出RF接收器和功率放大器，用它們來(lái)直接驅動(dòng)各自的天線(xiàn)。這稱(chēng)為射頻拉遠技術(shù)(RRH)。通過(guò)基于SERDES的公共無(wú)線(xiàn)接口(CPRI)將基帶數據傳回到基站。本文主要闡述特定的低延遲變化的設計思想，在低成本FPGA上利用嵌入式SERDES收發(fā)器和CPRI IP（知識產(chǎn)權）核實(shí)現。
- 關(guān)鍵字： CPRI 遠程基站 FPGA
一種基于VC＋＋程序的FPGA重配置方案設計
- 引言隨著(zhù)大規模集成電路的快速發(fā)展，系統設計已從傳統的追求大規模、高密度逐漸轉向提高資源利用率，使有限的資源可以實(shí)現更大規模的邏輯設計。利用現場(chǎng)可編程邏輯器件FPGA的多次可編程配置特點(diǎn)，通過(guò)重新下
- 關(guān)鍵字： VC＋＋ PCI總線(xiàn) FPGA
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