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Verilog設計中的一些避免犯錯的小技巧

  • Verilog設計中的一些避免犯錯的小技巧-這是一個(gè)在設計中常犯的錯誤列表，這些錯誤常使得你的設計不可靠或速度較慢，為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過(guò)所有的這些檢查。
  • 關(guān)鍵字： FPGA  Verilog  

基于verilog的FPGA編程經(jīng)驗總結

  • 基于verilog的FPGA編程經(jīng)驗總結-用了半個(gè)多月的ISE，幾乎全是自學(xué)起來(lái)的，碰到了很多很多讓人DT好久的小問(wèn)題，百度也百不到，后來(lái)還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因為一些小問(wèn)題而糾結，把這幾天的經(jīng)驗總結了一下。好了，廢話(huà)不多說(shuō)，上料！
  • 關(guān)鍵字： verilog  FPGA  

多核處理器會(huì )取代FPGA嗎？

  • 多核處理器會(huì )取代FPGA嗎？-有人認為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應用中正逐步替代現場(chǎng)可編程門(mén)陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負責圖形繪制，因此，其尤其善于處理單精度（SP）及（某種情況下）雙精度（DP）浮點(diǎn)（FP）運算。
  • 關(guān)鍵字： FPGA  GPU  Tilera  

7 50T 入門(mén)級FPGA評估套件上手評測

  • 7 50T 入門(mén)級FPGA評估套件上手評測-FPGA即現場(chǎng)可編程門(mén)陣列，屬于可編程邏輯器件的一種。隨著(zhù)工藝的進(jìn)步和EDA設計工具的不斷發(fā)展，FPGA的門(mén)檻（學(xué)習成本和價(jià)格成本）也越來(lái)越低，目前已經(jīng)成為實(shí)現數字系統的主流平臺之一。
  • 關(guān)鍵字： FPGA  可編程邏輯  Xilinx  

FPGA的快速入門(mén)經(jīng)驗談（part1）

  • FPGA的快速入門(mén)經(jīng)驗談（part1）-有很多年輕人，被割裂了歷史，被荒廢了未來(lái)，迷茫， 迷茫到幾乎絕望，不過(guò)，他們還年輕，青春尚存，還有創(chuàng )造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。
  • 關(guān)鍵字： FPGA  單片機  

FPGA開(kāi)發(fā)技巧之同步復位與異步復位的理解

  • FPGA開(kāi)發(fā)技巧之同步復位與異步復位的理解-前兩天和師兄討論了一下design rule其中提到了同步異步復位的比較這個(gè)常見(jiàn)問(wèn)題，據說(shuō)也是IC公司經(jīng)常問(wèn)到的一面試題。
  • 關(guān)鍵字： FPGA  同步復位  異步復位  

詳細圖解在NetFPGA上創(chuàng )建一個(gè)OpenFlow Switch的網(wǎng)絡(luò )

  • 詳細圖解在NetFPGA上創(chuàng )建一個(gè)OpenFlow Switch的網(wǎng)絡(luò )-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的 如 圖所示，我們會(huì )創(chuàng )建一個(gè)基于OpenFlow Switch的網(wǎng)絡(luò )。
  • 關(guān)鍵字： FPGA  NetFPGA  

用FPGA實(shí)現MAC核所要完成的功能

  • 用FPGA實(shí)現MAC核所要完成的功能-MAC發(fā)送模塊可將上層協(xié)議提供的數據封裝之后通過(guò)MII接口發(fā)送給PHY。
  • 關(guān)鍵字： FPGA  MAC  MII  

FPGA verilog實(shí)現的1602時(shí)鐘計數器

  • FPGA verilog實(shí)現的1602時(shí)鐘計數器-網(wǎng)上很少用人公開(kāi)這一類(lèi)代碼，一搜FPGA 1602，都是寫(xiě)一個(gè)靜態(tài)的顯示，在實(shí)際應用中，是沒(méi)有用的，因此這個(gè)簡(jiǎn)單的例子，給大家拋磚引玉了！
  • 關(guān)鍵字： FPGA  1602時(shí)鐘計數器  

如何使用PlanAhead/Adept加速管腳排布

  • 如何使用PlanAhead/Adept加速管腳排布-在排布FPGA管腳生成ucf文件的過(guò)程中，當FPGA管腳較多的時(shí)候，手工排布管腳不僅效率低，而且很容易出錯。借助PlanAhead和Adept等工具，可以很方便快速的實(shí)現管腳排布。
  • 關(guān)鍵字： PlanAhead  Adept  FPGA  

組合邏輯設計中的毛刺現象

  • 組合邏輯設計中的毛刺現象-和所有的數字電路一樣，毛刺也是FPGA電路中的棘手問(wèn)題，它的出現會(huì )影響電路工作的穩定性，可靠性，嚴重時(shí)會(huì )導致整個(gè)數字系統的誤動(dòng)作和邏輯紊亂。
  • 關(guān)鍵字： 毛刺  FPGA  電路  

FPGA管腳分配時(shí)需注意的一些事項

  • FPGA管腳分配時(shí)需注意的一些事項-設計過(guò)FPGA的原理圖，看FPGA的手冊，說(shuō)管腳的分配問(wèn)題，如時(shí)鐘管腳要用GC類(lèi)管腳，而且單端時(shí)鐘輸入時(shí)要用P類(lèi)型的管腳，不能用N類(lèi)型管腳等等。
  • 關(guān)鍵字： FPGA  

學(xué)習FPGA需要注意的幾個(gè)重要問(wèn)題

  • 學(xué)習FPGA需要注意的幾個(gè)重要問(wèn)題-如何學(xué)好FPGA呢，很多人很困惑，多數停留在基礎位置徘徊，我就這方面問(wèn)題給大家談幾點(diǎn)自己的看法。
  • 關(guān)鍵字： FPGA  數字電路  HDL語(yǔ)言  

使用Signal Tap II采集到的數據進(jìn)行Matlab仿真

  • 使用Signal Tap II采集到的數據進(jìn)行Matlab仿真-在使用FPGA進(jìn)行無(wú)線(xiàn)通信或者進(jìn)行信號處理時(shí)，一般按照這樣的步驟進(jìn)行
  • 關(guān)鍵字： FPGA  Matlab仿真  SignalTapII  

FPGA專(zhuān)家教您如何在FPGA設計中使用HLS

  • FPGA專(zhuān)家教您如何在FPGA設計中使用HLS-Luke Miller并非一開(kāi)始就是HLS（高層次綜合）的倡導者。在使用早期的工具版本的時(shí)候，他似乎有過(guò)一些糟糕的經(jīng)歷。
  • 關(guān)鍵字： FPGA  HLS  
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