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cpld／fpga 文章 進(jìn)入cpld／fpga技術(shù)社區
基于 FPGA 的 MPEG-4 編解碼器
- 您是否曾想在您的FPGA設計中使用先進(jìn)的視頻壓縮技術(shù)，卻發(fā)現實(shí)現起來(lái)太過(guò)復雜？現在您無(wú)需成為一名視頻專(zhuān)家就能在您的系統中使用視頻壓縮。賽靈思新推出的 MPEG-4 編碼器/解碼器核可以幫助您滿(mǎn)足視頻壓縮需求。 視頻和多媒體系統正變得日益復雜，因此能否獲得適用于您的系統的低成本的可靠 IP 核對您的產(chǎn)品上市極為關(guān)鍵。特別是，視頻壓縮算法與標準已變成極為復雜的電路，需要花費很長(cháng)時(shí)間來(lái)設計，并且常常成為系統測試和發(fā)貨的瓶頸。這些 MPEG-4 簡(jiǎn)易 (simple profile) 編碼器/解碼器核也許正好
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Altera推出低成本Arria GX FPGA系列
- Altera公司(NASDAQ: ALTR)今天宣布推出低成本Arria™ GX系列，繼續擴大了公司在收發(fā)器FPGA市場(chǎng)上的領(lǐng)先優(yōu)勢。Arria GX FPGA經(jīng)過(guò)優(yōu)化，支持速率高達2.5Gbps的PCI Express (PCIe)、千兆以太網(wǎng)(GbE)和Serial RapidIO™ (SRIO)標準；這些標準迅速成為很多市場(chǎng)和應用領(lǐng)域的主流協(xié)議。Arria GX系列的特性包括成熟的Str
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亞科鴻禹發(fā)布新版FPGA原型驗證板StarFire6S-DARM
- 亞科鴻禹科技有限公司（HyperSilicon）于近日在北京推出了名為StarFire6S-DARM的系列新型FPGA原型驗證系統。該公司原有的StarFire5S-V系列主要針對各類(lèi)視音頻SOC的設計驗證，被國內設計公司廣泛采用累計達20多套。這款新的StarFire6S-DARM系列繼承了StarFire5S-V系列的大部分優(yōu)點(diǎn)，在容量、靈活性和性能指標方面有了進(jìn)一步提高，同時(shí)支持采用各類(lèi)型ARMTM處理器的SOC驗證，從而適應更廣泛的SOC/ASIC/IP/FPGA的原型驗證和算法實(shí)現的要求。
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基于CPCI總線(xiàn)架構設計的實(shí)時(shí)圖像信號處理平臺
- 摘要: 本文主要介紹了基于CPCI 總線(xiàn)設計的實(shí)時(shí)信號處理業(yè)務(wù)所需的一種專(zhuān)用設備平臺。關(guān)鍵詞： CPCI BUS；平臺；實(shí)時(shí)信號處理；DSP+FPGA 系統設計DSP+FPGA混用設計為了提高算法效率，實(shí)時(shí)處理圖像信息，本處理系統是基于DSP+FPGA混用結構設計的。業(yè)務(wù)板以FPGA為處理核心，實(shí)現數字視頻信號的實(shí)時(shí)圖像處理，DSP實(shí)現了部分的圖像處理算法和FPGA的控制邏輯，并響應中斷，實(shí)現數據通信和存儲實(shí)時(shí)信號。首先，本系統要求DSP可以滿(mǎn)足算法控制結構復雜、運算速度高、尋址靈
- 關(guān)鍵字： 0704_A BUS CPCI DSP+FPGA 單片機 平臺 嵌入式系統 實(shí)時(shí)信號處理 雜志_設計天地
FPGA與DS18B20型溫度傳感器通信的實(shí)現
- DS18B20是DALLAS公司生產(chǎn)的一線(xiàn)式數字溫度傳感器，采用3引腳TO-92型小體積封裝；溫度測量范圍為-55℃～+125℃，可編程為9位～12位A/D轉換精度，測溫分辨率可達0.0625℃，被測溫度用符號擴展的16位數字量方式串行輸出。 一線(xiàn)式(1-WIRE)串行總線(xiàn)是利用1條信號線(xiàn)就可以與總線(xiàn)上若干器件進(jìn)行通信。具體應用中可以利用微處理器的I/O端口對DS18B20直接進(jìn)行通信，也可以通過(guò)現場(chǎng)可編程門(mén)陣列(FPGA)等可編程邏輯器件(PLD)實(shí)現對1-WIRE器件的通信。
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基于IP核的FPGA設計方法
- 前 言 幾年前設計專(zhuān)用集成電路(ASIC) 還是少數集成電路設計工程師的事, 隨著(zhù)硅的集成度不斷提高,百萬(wàn)門(mén)的ASIC 已不難實(shí)現, 系統制造公司的設計人員正越來(lái)越多地采用ASIC 技術(shù)集成系統級功能(System L evel In tegrete - SL I) , 或稱(chēng)片上系統(System on a ch ip ) , 但ASIC 設計能力跟不上制造能力的矛盾也日益突出?，F在設計人員已不必全部用邏輯門(mén)去設計ASIC, 類(lèi)似于用集成電路( IC) 芯片在印制板上的設計,ASIC 設計人員可以應用等
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基于并行流水線(xiàn)結構的可重配FIR濾波器的FPGA實(shí)現
- 1 并行流水結構FIR的原理 在用FPGA或專(zhuān)用集成電路實(shí)現數字信號處理算法時(shí)，計算速度和芯片面積是兩個(gè)相互制約的主要問(wèn)題。實(shí)際應用FIR濾波器時(shí)，要獲得良好的濾波效果，濾波器的階數可能會(huì )顯著(zhù)增加，有時(shí)可能會(huì )多達幾百階。因此，有必要在性能和實(shí)現復雜性之間做出選擇，也就是選擇不同的濾波器實(shí)現結構。這里運用并行流水線(xiàn)結構來(lái)實(shí)現速度和硬件面積之間的互換和折衷。 在關(guān)鍵路徑插入寄存器的流水線(xiàn)結構是提高系統吞吐率的一項強大的實(shí)現技術(shù)，并且不需要大量重復設置硬件。流水線(xiàn)的類(lèi)型主要分為兩種：算術(shù)流水線(xiàn)和指令流水線(xiàn)
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FPGA設計的驗證技術(shù)及應用原則
- FPGA設計和驗證工程師當今面臨的最大挑戰之一是時(shí)間和資源制約。隨著(zhù)FPGA在速度、密度和復雜性方面的增加，完成一個(gè)完整時(shí)序驗證對人力和計算機處理器、存儲器提出了更多更高的要求。 隨著(zhù)FPGA器件體積和復雜性的不斷增加，設計工程師越來(lái)越需要有效的驗證方。時(shí)序仿真可以是一種能發(fā)現最多問(wèn)題的驗證方法，但對許多設計來(lái)說(shuō)，它常常是最困難和費時(shí)的方法之一。過(guò)去，采用標準臺式計算機的時(shí)序仿真是以小時(shí)或分鐘計算的，但現在對某些項目來(lái)說(shuō)，在要求采用高性能64位服務(wù)器的情況下，其測試時(shí)間卻要幾天甚至幾周。這樣，這種
- 關(guān)鍵字： FPGA 驗證
基于A(yíng)RM的FPGA加載配置實(shí)現
- 引言 基于SRAM工藝FPGA在每次上電后需要進(jìn)行配置，通常情況下FPGA的配置文件由片外專(zhuān)用的EPROM來(lái)加載。這種傳統配置方式是在FPGA的功能相對穩定的情況下采用的。在系統設計要求配置速度高、容量大、以及遠程升級時(shí)，這種方法就顯得很不實(shí)際也不方便。本文介紹了通過(guò)ＡＲＭ對可編程器件進(jìn)行配置的的設計和實(shí)現。 1 配置原理與方式 1.1 配置原理 在FPGA正常工作時(shí)，配置數據存儲在SRAM單元中，這個(gè)SRAM單元也被稱(chēng)為配置存儲（Configuration RAM）。由于SRAM是易失性的存
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PDH通信二次群復接器在CPLD中的實(shí)現
- 1 引 言 數字復接就是把兩個(gè)或兩個(gè)以上的支路數字信號按時(shí)分復接方式合并成單一的合路數字信號。按照各低次群時(shí)鐘的情況，復接有3種方式：如果各輸入支路數字信號相互同步，且與本機定時(shí)信號也同步，那么調整單元只需調整相位，這就是同步復接；如果輸入支路數字信號不同步且與本機定時(shí)信號也異步，那么調整單元就要對各支路信號進(jìn)行頻率和相位的調整，使之成為同步信號，這就是異步復接；如果輸入支路數字信號的生效瞬間相對于本機對應的定時(shí)信號是以同一標稱(chēng)速度出現，而速度的任何變化都限制在規定的容差范圍內，這種就是準同步(PDH
- 關(guān)鍵字： CPLD PDH 電源技術(shù) 模擬技術(shù)
基于SYSTEM C的FPGA設計方法
- 一、概述 隨著(zhù)VLSI的集成度越來(lái)越高，設計也越趨復雜。一個(gè)系統的設計往往不僅需要硬件設計人員的參與，也需要有軟件設計人員的參與。軟件設計人員與硬件設計人員之間的相互協(xié)調就變的格外重要，它直接關(guān)系到工作的效率以及整個(gè)系統設計的成敗。傳統的設計方法沒(méi)有使軟件設計工作與硬件設計工作協(xié)調一致，而是將兩者的工作割裂開(kāi)來(lái)。軟件算法的設計人員在系統設計后期不能為硬件設計人員的設計提供任何的幫助。同時(shí)現在有些大規模集成電路設計中往往帶有DSP Core或其它CPU Core。這些都使得單
- 關(guān)鍵字： C FPGA SYSTEM 單片機 嵌入式系統
基于DSP+FPGA結構的小波圖像處理系統設計
- 介紹了一種基于DSP+FPGA結構的小波圖像處理系統設計方案，以高性能數字信號處理器ADSP—BF535作為核心，結合現場(chǎng)可編程門(mén)陣列FPGA，實(shí)現了實(shí)時(shí)數字圖像處理。 小波分析是近年迅速發(fā)展起來(lái)的新興學(xué)科，與Fourier分析和Gabor變換相比，小波變換是時(shí)間(空間)頻率的局部化分析，它通過(guò)伸縮平移運算對信號逐步進(jìn)行多尺度細化，最終達到高頻處時(shí)間細分和低頻處頻率細分，能自動(dòng)適應時(shí)頻信號分析的要求，從而可聚焦到信號的任意細節．解決了Fourier分
- 關(guān)鍵字： DSP FPGA 小波圖像處理
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