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soc設計
soc設計 文章 進(jìn)入soc設計技術(shù)社區
基于Wujian100多功能電機控制系統的研究*
- *本項目獲得“2020年全國大學(xué)生集成電路創(chuàng )新創(chuàng )業(yè)大賽”“平頭哥杯”二等獎。
- 關(guān)鍵字： 電機控制 SoC設計 神經(jīng)網(wǎng)絡(luò )PID 傳感器 物聯(lián)網(wǎng) 202101
動(dòng)態(tài)功率估算已達SoC設計限制
- FinFET預計可減少多達90%的靜態(tài)泄漏電流，并且僅使用等效平面晶體管50%的動(dòng)態(tài)功率。與平面等效晶體管相比，FinFET晶體管在同等功耗下運行速度更快，或
- 關(guān)鍵字： 動(dòng)態(tài)功率估算 SOC設計 EDA驗證工具 半導體
SoC生產(chǎn)導向設計測試流程法應對測試成本和批量生產(chǎn)時(shí)間的雙重挑戰
- 廠(chǎng)商們將更廣泛地研究新方法，這些新方法通過(guò)在設計和測試之間的有效平衡，提供了一個(gè)更有效地從事SoC設計、生產(chǎn)和測試的方案，并能夠同時(shí)做到減少其生產(chǎn)時(shí)間和測試費用。
- 關(guān)鍵字： SOC設計 測試成本 高密度生產(chǎn)技術(shù)
RVM驗證方法學(xué)在SoC芯片驗證中的應用
- 隨著(zhù)SoC設計日趨復雜，驗證成為SoC設計過(guò)程中最關(guān)鍵的環(huán)節。本文介紹了Synopsys的RVM驗證方法學(xué)，采用Vera硬件驗證工具以及OpenVera驗證語(yǔ)言建立目標模型環(huán)境，自動(dòng)生成激勵，完成自核對測試、覆蓋率分析等工作。通過(guò)建立層次化的可重用性驗證平臺，大大提高了驗證工程師的工作效率。文中以一個(gè)SIMC功能模塊的驗證為例，詳細介紹了RVM驗證方法學(xué)在SoC芯片驗證中的應用。
- 關(guān)鍵字： OpenVera驗證語(yǔ)言 RVM驗證方法學(xué) SOC設計
用于SOC的SPI接口設計與驗證
- 摘要：給出了一個(gè)可用于SoC設計的SPI接口IP核的RTL設計與功能仿真。采用AMBA 2.0總線(xiàn)標準來(lái)實(shí)現SPI接口在外部設備和內部系統之間進(jìn)行通信，在數據傳輸部分，摒棄傳統的需要一個(gè)專(zhuān)門(mén)的移位傳輸寄存器實(shí)現串/并轉換的
- 關(guān)鍵字： SPI協(xié)議 AMBA總線(xiàn) SOC設計 數據傳輸
設計服務(wù)走前端 Synapse Design滿(mǎn)足SOC設計最佳化
- 隨著(zhù)晶片設計愈趨困難，過(guò)去半導體產(chǎn)業(yè)興起了一個(gè)次產(chǎn)業(yè)為“設計服務(wù)”，其主要任務(wù)是要協(xié)助晶片業(yè)者減少設計時(shí)間與成本，以便在適當的時(shí)間點(diǎn)推出產(chǎn)品來(lái)因應市場(chǎng)需求，這類(lèi)業(yè)者當以臺灣的智原與創(chuàng )意電子等公司為代表，不過(guò)這類(lèi)業(yè)務(wù)并非只是臺灣業(yè)者的專(zhuān)長(cháng)，來(lái)自于美國的Synapse Design，成立于2003年，同樣也是扮演設計服務(wù)的角色，所服務(wù)的客戶(hù)與應用種類(lèi)相當廣泛且多元。 左為Synapse Design營(yíng)運長(cháng)暨共同創(chuàng )辦人Devesh Gautam，右為Synapse Desi
- 關(guān)鍵字： SOC設計 晶片設計
大型SoC設計遇挑戰 EDA產(chǎn)業(yè)迎來(lái)新變革
- 隨著(zhù)新一代4G智能手機與連網(wǎng)裝置邁向多核心設計，系統單芯片(System-on-Chip;SoC)憑藉著(zhù)晶圓廠(chǎng)新一代制程的加持，提供更寬廣的設計空間，讓設計工程團隊可在芯片中，根據不同的產(chǎn)品需求，將不同的數位/類(lèi)比電路等多樣模組的硅智財(SiliconIntellectualProperty;IP)整合于單一個(gè)芯片上，使其具備更復雜與更完整系統功能。 SoC已經(jīng)一躍成為芯片設計業(yè)界的主流趨勢，而產(chǎn)品價(jià)值與競爭力則完全取決于復雜度、設計的可再用性，以及制程的良率。 今天IC設計工程團
- 關(guān)鍵字： SoC設計 EDA
Cadence為復雜SoC設計縮短時(shí)序收斂時(shí)程
- 在加速復雜IC開(kāi)發(fā)更容易的當下，益華電腦(Cadence Design Systems, Inc.)發(fā)表 Tempus 時(shí)序 Signoff解決方案(Timing Signoff Solution)，這是嶄新的靜態(tài)時(shí)序分析與收斂工具，精心設計讓系統晶片(System-on-Chip，SoC)開(kāi)發(fā)人員能夠加速時(shí)序收斂，讓晶片設計更快速地投入制造流程。Tempus 時(shí)序Signoff解決方案意謂全新的時(shí)序signoff工具作法，讓客戶(hù)能夠縮短時(shí)序signoff收斂與分析，實(shí)現更快速的試產(chǎn)，同時(shí)創(chuàng )造良率更高
- 關(guān)鍵字： Cadence SoC設計
魏少軍：切勿錯失超摩爾定律機會(huì )窗口
- 摩爾定律確實(shí)是變慢了。依照摩爾定律，全球半導體的工藝制程技術(shù)平均每2年進(jìn)入一個(gè)新世代。但是從工藝微縮角度講，所有業(yè)界人士有一個(gè)共識，即半導體遲早會(huì )遇到技術(shù)上無(wú)法克服的物理極限，無(wú)論是10nm、7nm，還是5nm，極限必然存在。傳統的光學(xué)光刻技術(shù)還在向細微化延伸，目前利用193nm浸液式，加上兩次圖形曝光技術(shù)已經(jīng)可以實(shí)現20nm工藝技術(shù)的量產(chǎn)。但業(yè)界一致認為下一代14nm可能是個(gè)坎兒，要么采用更復雜的三次圖形曝光技術(shù)，但是那會(huì )大幅增加曝光次數和制造成本;或者采用具有革命性的14nmEUV光刻技術(shù)，但工藝
- 關(guān)鍵字： 摩爾定律 SoC設計
soc設計介紹
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