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EEPW首頁(yè) >> 主題列表 >> 編譯碼器

基于FPGA的RS（255，239）編譯碼器設計

  • RS（Reed-Solomon）編碼是一種具有較強糾錯能力的多進(jìn)制BCH編碼，其既可糾正隨機錯誤，又可糾正突發(fā)錯誤。RS編譯碼器廣泛應用于通信和存儲系統，為解決高速存儲器中數據可靠性的問(wèn)題，文中提出了RS編碼的實(shí)現方法，并對編碼進(jìn)行了時(shí)序仿真。仿真結果表明，該譯碼器可實(shí)現良好的糾錯功能。
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pcm編譯碼器電路圖

  • 脈沖編碼調制(PCM)技術(shù)與增量調制(ΔM)技術(shù)已經(jīng)在數字通信系統中得到廣泛應用。當信道噪聲比較小時(shí)一般用PCM，否則一般用ΔM。目前速率在155MB以下的準同步數字系列(PDH)中，國際上存在A(yíng)解和μ律兩種PCM編譯碼標準系列，...
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基于FPGA的卷積碼編譯碼器

  • 摘要：基于卷積碼的編譯碼原理，使用VHDL語(yǔ)言和FPGA芯片設計并實(shí)現了(2，1，3)卷積碼編譯碼器。其中譯碼器設計采用“截尾”的Vite-rbi譯碼算法，在支路量度計算、路徑量度和譯碼路徑的更新與存儲以及判決與
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基于FPGA的卷積編譯碼器的設計與實(shí)現

  • 摘要：為了解決傳統的維特比譯碼器結構復雜、譯碼速度慢、消耗資源大的問(wèn)題，提出一種新型的適用于FPGA特點(diǎn)，路徑存儲與譯碼輸出并行工作，同步存儲路徑矢量和狀態(tài)矢量的譯碼器設計方案。該設計方案通過(guò)在ISE9.2i中仿
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基于VHDL的線(xiàn)性分組碼編譯碼器的研究設計

  • 在通信系統中，由于信道存在大量的噪聲和干擾，使得經(jīng)信道傳輸后的接收碼與發(fā)送碼之間存在差異，出現誤碼。在...
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基于VHDL的線(xiàn)性分組碼編譯碼器設計

  • 數字信號在傳輸過(guò)程中受到干擾的影響，降低了其傳輸的可靠性，線(xiàn)性分組碼作為一種常用的信道編碼，在通信傳輸系統中應用廣泛。在對線(xiàn)性分組碼的編譯碼規則研究基礎上，討論了生成矩陣、監督矩陣與錯誤圖樣集之間的關(guān)系，在Max+PlusⅡ開(kāi)發(fā)環(huán)境中，用VHDL語(yǔ)言設計線(xiàn)性分組碼編譯碼器，對其各項設計功能進(jìn)行了仿真和驗證。結果表明，該設計正確，其功能符合線(xiàn)性分組碼編譯碼器的要求。
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基于A(yíng)CE約束的S-IRA編譯碼器設計

  • 摘要：考慮到結構化非規則重復累積碼具有準循環(huán)的結構便于硬件實(shí)現，采用了結構化非規則重復累積碼進(jìn)行編碼器設計。準循環(huán)矩陣的構造采用了基于A(yíng)CE約束的PEG填充構造方法。結合所用碼型的特點(diǎn)，設計出了簡(jiǎn)單有效的編
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基于BIST的編譯碼器IP核測試

  • 1 引言　　隨著(zhù)半導體工藝的發(fā)展，片上系統SOC已成為當今一種主流技術(shù)?；贗P復用的SOC設計是通過(guò)用戶(hù)自定義邏輯(UDL)和連線(xiàn)將IP核整合為一個(gè)系統，提高了設計效率，加快了設計過(guò)程，縮短了產(chǎn)品上市時(shí)間。但是隨著(zhù)設
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編譯碼器介紹

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