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現場(chǎng)可編程門(mén)陣列(fpga)
現場(chǎng)可編程門(mén)陣列(fpga) 文章 進(jìn)入現場(chǎng)可編程門(mén)陣列(fpga)技術(shù)社區
面向FPGA應用的電源設計
- 近幾年，FPGA 產(chǎn)業(yè)迅速擴張，有越來(lái)越多的工程師從事著(zhù)與 FPGA 相關(guān)的設計和研發(fā)工作。作為任何一款產(chǎn)品都不可或缺的電源，也面臨來(lái)自FPGA應用的要求和挑戰。一方面是需求的增多，另一方面的技術(shù)指標要求的不斷提升，如何幫助工程師輕松完成FPGA產(chǎn)品的電源設計，讓他們得以將更多的精力投入到核心部分的設計中，從而縮短設計周期，成了每個(gè)電源廠(chǎng)商要面對的問(wèn)題。為此，筆者采訪(fǎng)了來(lái)自?xún)?yōu)質(zhì)電源產(chǎn)品供應商凌力爾特公司的DC/DC μModule 產(chǎn)品市場(chǎng)經(jīng)理Afshin Odabaee，來(lái)聽(tīng)一聽(tīng)他對面向FPGA應用的電
- 關(guān)鍵字： 靜態(tài)電流 散熱 FPGA
基于EDA技術(shù)的FPGA設計
- 對傳統電子系統設計方法與現代電子系統設計方法進(jìn)行了比較，引出了基于EDA技術(shù)的現場(chǎng)可編程門(mén)陣列（FPGA）電路，提出現場(chǎng)可編程門(mén)陣列（FPGA）是近年來(lái)迅速發(fā)展的大規?？删幊虒?zhuān)用集成電路（ASIC），在數字系統設計和控制電路中越來(lái)越受到重視。介紹了這種電路的基本結構、性能特點(diǎn)、應用領(lǐng)域及使用中的注意事項。對基于EDA技術(shù)的FPGA進(jìn)行了展望。指出EDA技術(shù)將是未來(lái)電子產(chǎn)品設計技術(shù)發(fā)展的主要方向。
- 關(guān)鍵字： 自動(dòng)化設計 EDA FPGA
實(shí)時(shí)圖像小波無(wú)損壓縮系統的FPGA實(shí)現
- 將Altera 公司的DE2 多媒體開(kāi)發(fā)平臺與Terasic 公司的D5M 數碼相機開(kāi)發(fā)套件相結合，設計了一套基于小波無(wú)損壓縮的實(shí)時(shí)圖像處理系統。系統采用便于可編程邏輯器件靈活實(shí)現的二維整數5 /3 提升小波變換實(shí)現壓縮。為保證圖像的無(wú)損壓縮，對邊界數據進(jìn)行對稱(chēng)周期延拓處理。并針對實(shí)時(shí)處理過(guò)程中的大容量數據流的存儲問(wèn)題，應用片外存儲資源保存采集和處理過(guò)程中的圖像數據，有效地降低了片上存儲資源的消耗。測試結果表明: 系統滿(mǎn)足實(shí)時(shí)圖像采集、預處理及無(wú)損壓縮的要求。
- 關(guān)鍵字： 圖像處理 無(wú)損壓縮 FPGA
基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設計
- 針對復雜算法中矩陣運算量大,計算復雜,耗時(shí)多,制約算法在線(xiàn)計算性能的問(wèn)題,從硬件實(shí)現角度,研究基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設計,實(shí)現矩陣并行計算。首先根據矩陣運算的算法分析,設計了矩陣并行計算的硬件實(shí)現結構,并在Modelsim中進(jìn)行功能模塊的仿真,然后將功能模塊集成一個(gè)自定制組件,并通過(guò)Avalon總線(xiàn)與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構建SoPC系統,并在A(yíng)ltera DE3開(kāi)發(fā)板中進(jìn)行矩陣實(shí)時(shí)計算測試。測試結果驗證了基于FPGA/Nios-Ⅱ矩陣運算硬件
- 關(guān)鍵字： 硬件加速器 矩陣運算 FPGA
TD-LTE綜合測試儀表關(guān)鍵模塊的研究與實(shí)現
- 在對OFDM調制以及FPGA、DSP、中頻接口進(jìn)行深入研究的基礎上，提出了一種TD-LTE系統中下行鏈路基帶信號發(fā)送的實(shí)現方案，在系統的設計思路和硬件資源上進(jìn)行了優(yōu)化。在實(shí)際的硬件環(huán)境下，通過(guò)大量測試，驗證了該方案的可行性和有效性。
- 關(guān)鍵字： TD-LTE 基帶信號發(fā)送 FPGA
基于FPGA的腦機接口實(shí)時(shí)系統
- 給出了以FPGA為核心，實(shí)現基于瞬態(tài)視覺(jué)誘發(fā)電位的腦機接口實(shí)時(shí)系統的方案。該方案包括腦電采集電路、基于FPGA的VGA視覺(jué)刺激器和FPGA開(kāi)發(fā)板三部分。用FPGA取代計算機，作為腦機接口的控制和信息處理器。利用VHDL編程，在FPGA中實(shí)時(shí)處理采集的腦電信號，提取并識別瞬態(tài)視覺(jué)誘發(fā)電位信號，轉換為控制命令，反饋給視覺(jué)刺激器。實(shí)驗結果表明，本方案可以有效地實(shí)現腦機接口實(shí)時(shí)系統，并達到較高的正確率和通信速度。
- 關(guān)鍵字： 腦機接口 VGA視覺(jué)刺激器 FPGA
獨立分量分析中NLPCA-RLS算法IP核的設計
- 為解決實(shí)時(shí)性盲信號分離的問(wèn)題,基于獨立分量分析的模型,設計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態(tài)機等進(jìn)行建模,通過(guò)Quartus II綜合后在A(yíng)ltera FPGA器件中進(jìn)行硬件仿真。仿真實(shí)驗分別采用人工生成的周期信號和真實(shí)的語(yǔ)音信號進(jìn)行驗證。實(shí)驗結果表明,該IP核能很好的完成瞬時(shí)混合模型中盲信號的分離,具有很強的實(shí)用性。
- 關(guān)鍵字： DSPBuilder IP核 FPGA
基于FPGA的鍵盤(pán)輸入累計存儲IP核的設計與驗證
- 基于FPGA設計了一款通用鍵盤(pán)IP核,該核主要實(shí)現對鍵盤(pán)輸入信號的計算與存儲功能,并在quartusⅡ環(huán)境下使用VHDL語(yǔ)言,采用自頂向下設計方式,編輯生成RTL原理圖,并做了相關(guān)的時(shí)序仿真驗證。經(jīng)驗證此IP核具有較強的魯棒性和較高的反應速度,可作為基礎輸入模塊,為其他模塊提供有力控制輸入與數據支持。
- 關(guān)鍵字： 鍵盤(pán)IP核 VHDL FPGA
大規模FPGA設計中的C/C++解決方案
- systemC和Handle-C，它們相應的開(kāi)發(fā)系統為：CoCentric System Stadio和Celoxica DK1。這兩種語(yǔ)言都是在C/C＋＋的基礎上根據硬件設計的需求加以改進(jìn)和擴充，用戶(hù)可以在它們的開(kāi)發(fā)環(huán)境編輯代碼，調用庫文件，甚至可以引進(jìn)HDL程序，并進(jìn)行仿真，最終生成網(wǎng)表文件，放到FPGA中執行。
- 關(guān)鍵字： EDA技術(shù) C語(yǔ)言 FPGA
基于FPGA實(shí)現多路模擬信號自適應采集系統的設計
- 目前,在PCM／FM遙測體系中模擬信號采集普遍采用8位量化,全部模擬信號均歸一化到O～5 V范圍內,隨著(zhù)需要采集的模擬信號的類(lèi)型多樣化,勢必增加信號調理電路的多樣性,不利于系統的簡(jiǎn)化和模塊化。在量化位數一定的系統中,被衰減處理的信號中實(shí)際量化誤差等于N倍(N是信號被衰減的倍數)的最小量化誤差,因此合理的信號調理電路和A／D取值是保證量化精度的關(guān)鍵。本文提供的方式有效地解決了這個(gè)問(wèn)題,既簡(jiǎn)化了前端信號調理電路的復雜度,又充分利用了A／D轉換器的輸入電壓動(dòng)態(tài)范圍和量化位數優(yōu)勢,實(shí)現了對多路模擬信號的自適應采集
- 關(guān)鍵字： 數據采集 信號調理 FPGA
現場(chǎng)可編程門(mén)陣列(fpga)介紹
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