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EEPW首頁(yè) >> 主題列表 >> 時(shí)序收斂

加速時(shí)序簽收步伐，應對復雜設計挑戰

  • 目前，花費在時(shí)序收斂與簽收(Timing closure and signoff)上的時(shí)間接近整個(gè)設計實(shí)現流程時(shí)間的40%，復雜設計對實(shí)現時(shí)序收斂提出了更高的要求。但在Cadence公司芯片實(shí)現之簽收與驗證部門(mén)，公司副總裁Anirudh Devgan看來(lái)，傳統的簽收流程卻沒(méi)能跟上這種需求的步伐。為幫助系統級芯片(SoC)開(kāi)發(fā)者加速時(shí)序收斂
  • 關(guān)鍵字： EDA設計  時(shí)序收斂  

Plunify從Lanza techVentures獲得融資

  • 　　開(kāi)創(chuàng )性FPGA軟件供應商Plunify® Pte. Ltd.今日宣布，從早期風(fēng)險資本投資公司Lanza techVentures獲得一輪融資。 　　此次所獲投資將被用于發(fā)展Plunify的銷(xiāo)售和技術(shù)支持渠道，擴展其市場(chǎng)團隊，以推動(dòng)專(zhuān)用于FPGA設計的InTimeTM時(shí)序收斂加速軟件。Lanza techVentures總經(jīng)理Lucio Lanza將成為Plunify董事會(huì )的一員。Lanza techVentures的自由合伙人Mark Templeton將擔任公司顧問(wèn)。 　　Lanza t
  • 關(guān)鍵字： FPGA  Plunify  時(shí)序收斂  

用Synplify Premier加快FPGA設計時(shí)序收斂

  • 傳統的綜合技術(shù)越來(lái)越不能滿(mǎn)足當今采用 90 納米及以下工藝節點(diǎn)實(shí)現的非常大且復雜的 FPGA 設計的需求了。問(wèn)題是傳統的 FPGA 綜合引擎是基于源自 ASIC 的方法，如底層規劃、區域內優(yōu)化 (IPO,In-place Optimization) 以
  • 關(guān)鍵字： Synplify  Premier  FPGA  時(shí)序收斂    

面向有挑戰性功能塊的時(shí)序收斂技術(shù)

  • 摘要：時(shí)序收斂始終是高性能處理器的一個(gè)大問(wèn)題。如測試尺寸、有用偏斜等平常技術(shù)可能不足以解決某些案...
  • 關(guān)鍵字： 時(shí)序收斂  物理設計  
共4條 1/1 1

時(shí)序收斂介紹

您好，目前還沒(méi)有人創(chuàng )建詞條時(shí)序收斂!
歡迎您創(chuàng )建該詞條，闡述對時(shí)序收斂的理解，并與今后在此搜索時(shí)序收斂的朋友們分享。    創(chuàng )建詞條

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