數據轉換器串引LVDS接口改善板布線(xiàn)(05-100)

　　系統往往需要信號傳輸,在信號傳輸中不希望共模信號,共模信號處理困難。某些設計把來(lái)自傳感器輸出的單端信號轉換為全差分信號,然后,把此信號送到差分輸出ADC下游。這樣做的優(yōu)點(diǎn)是在差分線(xiàn)上引起的最大噪聲在兩條線(xiàn)上是共同的(假定差分線(xiàn)是對稱(chēng)的)。

　　在輸入信號轉換數字數據之后,必須傳輸它們到DSP或ASIC/FPGA進(jìn)行處理。流行的全差分輸出信號傳輸是方便的。全差分的輸出信號通過(guò)兩條對稱(chēng)線(xiàn)給出和吸收電流。這種信號傳輸的一個(gè)例子是LVDS(低壓差分信號)格式。ADC12QS065用LVDS來(lái)解決所有這些系統問(wèn)題(圖1)。

 

圖1 ADC12QS065簡(jiǎn)化框圖

 

　　圖2 輸出定時(shí)圖

　　ADC12QS065在單片上包含4個(gè)12位ADC。每個(gè)ADC輸入都接收全差分信號。輸入共模電壓來(lái)源于共模輸出參考電壓VCOM12和VCOM34,由ADC12QS065提供。ADC12QS065可選擇全差分或單端時(shí)鐘源。為了采用LVDS,時(shí)鐘提供LVDS到CLKB,端接緊靠輸入引腳。若希望單端CMOS時(shí)鐘,則把CLKB接低態(tài),而不需要端電阻器。

　　用差分環(huán)形振蕩器串行化每個(gè)ADC的輸出。輸入時(shí)鐘輸入乘12,并轉換到LVDS時(shí)鐘輸出,以使數據捕獲。輸入時(shí)鐘率的LVDS FRAME信號也在輸出產(chǎn)生來(lái)識別取樣數。

　　輸出定時(shí)為FPGA提供容易的數據捕獲。當取樣數據準備好時(shí),發(fā)送輸出FRAME信號。在LVDS CLOCK OUT轉變之后,出現4個(gè)輸出通道的每個(gè)通道的MSB。LVDS CLOCK OUT 信號從DATA OUT 偏移四分之一周期,以減輕時(shí)鐘管理。在CLOCK OUT轉換時(shí)捕獲每個(gè)數據位。采用LVDS的另一個(gè)好處是可以用EIA/TIA568標準的雙絞線(xiàn)發(fā)送這些信號。滿(mǎn)足EIA/TIA568標準的雙絞線(xiàn)具有100Ω 特性阻抗。緊靠在一起并承載相反電流的導體產(chǎn)生非常低的輻射。在高SNR要求的場(chǎng)合這是所希望的。

　　在傳統單端并行CMOS輸出12位ADC中,需要49條(4×12+1)線(xiàn)發(fā)送轉換器,輸出到數字處理器。若把輸出位串行化,每個(gè)通道有單對差分線(xiàn)。也要說(shuō)明輸出時(shí)鐘和幀信號線(xiàn)。

　　因為L(cháng)VDS用來(lái)自電源的電流,靠來(lái)自L(fǎng)VDS端或其他的“操縱”(steering)電流,所以從電源恒定地吸收電流。這降低了呈現在電源線(xiàn)上的開(kāi)關(guān)轉換負載。此優(yōu)點(diǎn)使電源線(xiàn)上的電源噪聲比較低,從而減小去耦電容的尺寸并減輕布線(xiàn)要求。

　　串行LVDS允許更小的封裝,而信號傳輸是非常有效的。然而在很多應用中,低功耗是非常重要的。每個(gè)通道節省每毫瓦功率,對于需要幾個(gè)數據通道的系統有巨大意義。因此,除靜態(tài)驅動(dòng)器外,ADC12QS0D65具有3個(gè)分離電源?？梢赃B接每個(gè)電源使其成為單電原ADC或保護分離。分離電源進(jìn)一步隔離ADC內部電路每部分。分離電源的另一個(gè)優(yōu)點(diǎn)是輸出驅動(dòng)器電壓可以低到2.5V,以節省功耗。

　　ADC12QS065也具有自己內部參考供電的能力,允許外部驅動(dòng)基準。這使多ADC可連組在一起,分別把所有的VRET和VREFN連接在一起?？勘ＷC每個(gè)芯片匹配的增益和偏移,可減小系統定標要求。若系統允許差分信號傳輸,用低共模噪聲電感是有益的,可以降低電源瞬變,在輸出線(xiàn)上有低數字輻射。ADC12QS065從模擬輸入、時(shí)鐘輸入到串行LVDS輸出,提供全差分轉換。它所具有的分離電源能力允許用于進(jìn)一步模擬數字域分離,并提供較低的功耗?！?(益林)