高速信號、時(shí)鐘及數據捕捉(05-100)

　　圖 2 顯示 ADC08D1000 芯片推薦采用的時(shí)鐘電路。這個(gè)電路包含Vari-L 壓控振蕩器和 LMX2312 鎖相環(huán)芯片。

 

　　圖 2 鎖相環(huán)及壓控振蕩器時(shí)鐘系統

　　鎖相環(huán)及壓控振蕩器可以確保 ADC08D1000 芯片在奈奎斯特輸入頻率的范圍內能夠符合信噪比 (46dB) 的要求。圖 3 的 FFT 波動(dòng)圖顯示模/數轉換器的動(dòng)態(tài)性能，采用圖2電路產(chǎn)生1GSPS 的時(shí)鐘，對 489MHz 的輸入信號采樣。

　　數據捕捉

　　所謂高頻信號取樣 (即1 GSPS 或以上的取樣速度) 是指已轉換為數字形式的輸出數據必須以極高速度儲存起來(lái)或傳送。若要每秒進(jìn)行千兆次數據轉換，必須面對兩個(gè)大問(wèn)題：首先是數字元件之間的信號完整性的問(wèn)題，而另一個(gè)是每一時(shí)鐘周期的數據傳送率的問(wèn)題。

　　為了盡量提高數字輸出的信號完整性，高速模/數轉換器便采用低電壓差分信號傳輸 (LVDS) 技術(shù)。

　　LVDS 信號傳輸技術(shù)的主要優(yōu)點(diǎn)是只需極低的功率便可支持極高的數據傳輸率。辦法是利用兩條電線(xiàn)將信號傳送到電路板的任何一角或電纜的另一端。每一導線(xiàn)的電壓以相反方向擺動(dòng)，而且電壓擺幅極小 (典型值為 350mV)。若與單端信號傳輸方式如 CMOS 或 TTL 相比，LVDS 的電壓擺幅明顯較小。正因為差分電路本身有抗噪音干擾的能力，所以能夠使用低電壓擺幅。也因為有這個(gè)優(yōu)點(diǎn)，所以上升時(shí)間可以縮短，令信號頻率可以進(jìn)一步提高。

　　傳送差分信號的電路板信號線(xiàn)路必須有 100 的阻抗，這是 LVDS 標準的規定。連接接收器的差分線(xiàn)路終端必須設有 100 的電阻，以便與線(xiàn)路阻抗保持一致。發(fā)送器電路則內置一個(gè) 3.5mA 的電流源，在 100 電阻上產(chǎn)生350mV的信號電壓，供接收電路檢測。

　　數據的高速傳送只是問(wèn)題的一半，解決這個(gè)問(wèn)題之后，還有數據儲存的問(wèn)題，亦即如何將數據儲存入存儲器，以便進(jìn)行后期處理。模/數轉換器可以通過(guò)兩條通道提供多路分配數據輸出，這個(gè)設計的好處是可以利用兩個(gè) 8 位數據總線(xiàn)，同時(shí)輸出兩個(gè)連續的取樣，而并非只利用一個(gè) 8 位總線(xiàn)，按照取樣率的速度傳送數據。若采用這個(gè)方法，數據傳輸率會(huì )減慢一半速度，但數據的位數則會(huì )增加。以 1GSPS 的取樣率為例，模/數轉換器能以 500MHz 的速率輸出已轉換的數據。即使速度如此低，大部分離散式或內置的 FPGA 存儲器仍然很難保證滿(mǎn)足要求。因此，較為理想的方法是采用雙倍數據傳輸率 (DDR) 技術(shù)，利用時(shí)鐘的上升及下降邊緣將數據傳送至輸出端。此外，若利用 DDR 技術(shù)傳送數據，速度保持不變，而時(shí)鐘頻率則會(huì )減慢一半至 250MHz。這是較為容易控制的頻率，而且屬于 CMOS 存儲器電路的操作頻率范圍內。有關(guān)數據必須先在 FPGA 的輸入端加上對中間數據鎖存，才可存入存儲器之內。第一個(gè)鎖存必須利用同相位的數據時(shí)鐘定時(shí)，而第二個(gè)鎖存則必須利用 180 異相的信號或反向數據時(shí)鐘定時(shí) (參看圖5)。

 

　　圖 3 取樣率為 1 GSPS 時(shí)的 489MHz 正弦波 FFT 波動(dòng)圖