基于OV6630圖像傳感器和DSP的圖像采集系統設計

　　2 軟件設計

　　當系統配置完畢以后，便可以進(jìn)行圖像數據的采集與處理。在采集圖像的過(guò)程中，最主要的工作是判別一幀圖像數據的開(kāi)始和結束的時(shí)刻。在仔細研究了OV6630輸出的同步信號(VSYNC是垂直同步信號、HREF是水平同步信號、PCLK是輸出數據同步信號)的基礎上。筆者用VHDL語(yǔ)言實(shí)現了采集過(guò)程起始點(diǎn)的精確控制。圖2所示為圖像采集期間三個(gè)同步信號與數據信號的時(shí)序關(guān)系圖。

　　圖2中，每一個(gè)幀同步信號VSYNC周期包含288個(gè)水平同步信號HREF脈沖，而每一個(gè)HREF周期包含352個(gè)PCLK時(shí)鐘脈沖，每一個(gè)PCLK時(shí)鐘可輸出一個(gè)RGB像素的視頻數據。

　　通過(guò)監測系統中的垂直同步信號VSYNC的變化，即可得知新的一幀圖像是否開(kāi)始，一幀圖像開(kāi)始后，僅當HREF為高且PCLK輸出下降沿時(shí)，才能輸出一個(gè)有效的像素值。VSYNC的上升沿表示一幀新的圖像的到來(lái)，下降沿則表示一幀圖像數據采集開(kāi)始(CMOS圖像傳感器是按列采集圖像的)。HREF是水平同步信號，其上升沿表示一列圖像數據的開(kāi)始。PCLK是輸出數據同步信號。只有當HREF為高電平時(shí)，才能開(kāi)始有效的采集數據，PCLK下降沿的到來(lái)表明數據的產(chǎn)生，PCLK每出現一個(gè)下降沿可傳輸一位數據。HREF為高電平期間，共可傳輸352位數據。在一幀圖像中，即VSYNC為低電平期間，HREF將出現288次高電平。而當下一個(gè)VSYNC信號的上升沿到來(lái)時(shí)，即表明分辨率為352×288的圖像采集過(guò)程的結束。

　　CPLD控制的實(shí)現過(guò)程首先是按順序檢測VSYNC和CHSYNC信號是否有效，這時(shí)要注意防止毛刺信號的干擾。由于毛刺信號時(shí)間很短，設計時(shí)可采用設標志位的方法，即當檢測到信號的有效沿后(對于VSYNC是上升沿，而對于CHSYNC是下降沿)，可在等待一定時(shí)間后再次檢測信號，看其是否仍然有效，如果有效，則說(shuō)明信號是正確的。

　　由于系統中的像素數據是按PCLK時(shí)鐘輸出的，所以，可用來(lái)存儲圖像的SRAM使能信號CE。另外，其讀寫(xiě)信號也是由CPLD產(chǎn)生的。因此，讀信號RE只要在CPLD寫(xiě)操作中置“1”即可。由于在數據輸出時(shí)，PCLK的上升沿信號比較穩定，而RAM可在WR上升沿將數據寫(xiě)入，因此，可以在HREF有效后(HREF=1)采用PCLK作為寫(xiě)信號RW。

　　由于圖像像素點(diǎn)的個(gè)數已知，即數據個(gè)數已知，故在計數完畢后，CPLD將發(fā)出計數完畢信號。而DSP在接收到中止信號后，即可開(kāi)始讀取RAM中的數據，并對數據進(jìn)行壓縮和相應的處理，然后把數據放到LCD液晶屏的數據總線(xiàn)，最后將采集到的圖像在液晶屏上顯示出來(lái)。圖3為圖像采集系統的軟件流程圖。

　　3 結束語(yǔ)

　　本系統采用DSP和CPLD的綜合方案來(lái)將圖像的采集和數據的處理分而治之。實(shí)驗結果表明，該系統圖像清晰，且能滿(mǎn)足實(shí)時(shí)顯示的要求，可廣泛應用在網(wǎng)絡(luò )視頻和工業(yè)自動(dòng)監測等方面。