基于FPGA的通信系統基帶驗證平臺的設計

　　1 引言

　　在通信領(lǐng)域尤其是無(wú)線(xiàn)通信方面，隨著(zhù)技術(shù)不斷更新和新標準的發(fā)布，設計者需要一個(gè)高速通用硬件平臺來(lái)實(shí)現并驗證自己的通信系統和相關(guān)算法。FPGA(現場(chǎng)可編程門(mén)陣列)作為一種大規?？删幊踢壿嬈骷?，體系結構和邏輯單元靈活、集成度高、適用范圍寬，并且設計開(kāi)發(fā)周期短、設計制造成本低、開(kāi)發(fā)工具先進(jìn)并可實(shí)時(shí)在線(xiàn)檢驗，廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)。

　　與傳統的DSP(數字信號處理器)或GPP(通用處理器)相比，FPGA在某些信號處理任務(wù)中表現出非常強的性能，具有高吞吐率、架構和算法靈活、并行計算、分配存儲以及動(dòng)態(tài)配置等優(yōu)勢，因此非常適合用于設計驗證高速通信系統的基帶處理部分。

　　本文提出一種基于Xilinx公司Virtex-Ⅱ系列300萬(wàn)門(mén)級FPGA器件的通信系統基帶設計驗證平臺,適用于高速通信系統基帶的原型設計和相關(guān)算法的實(shí)現，并已成功應用于基于IEEE 802.1la的OFDM基帶系統設計。

　　2 系統平臺組成和功能

　　通信系統基帶設計驗證平臺主要有以下組成部分：電源部分、FPGA和外圍電路、時(shí)鐘和復位電路以及模數和數模轉換電路。平臺整體框圖見(jiàn)圖1。

　　各單元模塊的功能如下：

　　電源部分：負責給FPGA和其他電路供電。
　　FPGA和外圍電路：主要由兩片300萬(wàn)門(mén)級的FPGA器件構成，配置電路用于啟動(dòng)后完成對FPGA的自動(dòng)配置。其他主要外圍電路還有存儲器(SRAM和SDRAM)及串口通信電路。
　　時(shí)鐘和復位電路：為FPGA提供系統時(shí)鐘和復位信號。
　　模數和數模轉換電路：主要是1片用于將數字信號轉換成模擬信號的ADC，以及l(fā)片將模擬信號轉換成數字信號的DAC。
　　整個(gè)系統平臺的工作原理是：兩片FPGA分別設計成發(fā)射機(圖l中的FPGA_TX)和接收機(圖l中的FPGA_RX)。測試向量進(jìn)入發(fā)射機后，經(jīng)過(guò)基帶編碼和調制，通過(guò)DAC轉換成基帶模擬信號。ADC及接收電路接收電纜傳輸過(guò)來(lái)的信號，將其轉換成數字信號，經(jīng)接收機解調和解碼后還原為原始數據，并與測試向量比較，獲得誤碼率等性能指標。

　　3 功能單元的電路實(shí)現

　　3.1 FPGA及其配置電路

　　VirtexⅡ系列FPGA是Xilinx公司推出的針對高性能可編程解決方案的首款平臺級FPGA器件。Virtex-Ⅱ系列器件采用先進(jìn)的O.15 μm/0.12 μmCMOS 8層金屬混合工藝設計，內核電壓為1.5 V，根據輸入輸出參考電壓的不同設計可支持多種接口標準，內部時(shí)鐘頻率可達420 MHz，被認為是高速低耗的理想設計。

　　Virtex-Ⅱ系列器件特性：

　　(1)內部時(shí)鐘頻率可達420 MHz，輸入輸出速率可高達840MHz。

　　(2)內嵌18x18專(zhuān)用硬件乘法電路和超前進(jìn)位邏輯鏈(Look Ahead Carry)實(shí)現高性能的算術(shù)處理功能。

　　(3)高性能的內部存儲器Select RAM，每個(gè)塊存儲器容量為18 KB。最多提供3 MB的塊存儲資源以及1.5 MB的分布式存儲器資源。

　　(4)多達12個(gè)數字時(shí)鐘管理模塊(Digital Clock Manager，DCM)和16個(gè)全局時(shí)鐘多路復用緩沖器，提供了靈活的系統時(shí)鐘解決方案。

　　(5)Virtex-Ⅱ采用數控阻抗匹配技術(shù)(Digital Controlled Impedance，DCI)，可減小因阻抗匹配問(wèn)題而造成的系統不穩定，并減小PCB因終端匹配電阻導致的復雜性。

　　本平臺采用兩片300萬(wàn)門(mén)的Virtex-Ⅱ FPGA器件，型號為XC2V3000C，從兼容性和擴展性考慮，選用FFl152封裝，該封裝與XC2V4000/6000/8000的FPGA引腳兼容，便于系統升級。

　　Virtex-ⅡFPGA的配置信息存儲于SRAM中，掉電后配置信息丟失，上電后需要重新配置下載。Virtex-Ⅱ系列器件配置有5種模式，JTAG/Botmdarv Scan、Master Scrial、Slave Serial、Master SelectMAP、Slave SelectMAP。其中Master SelectMAP和MasterSerial需要使用Xilinx專(zhuān)用的PROM。

　　本設計采用JTAG/Boundary Scan配置模式，主要通過(guò)四個(gè)專(zhuān)用配置信號線(xiàn)完成所有配置任務(wù)。提供兩種配置方式，一是在線(xiàn)下載配置，通過(guò)下載電纜將FPGA的JTAG口與計算機并口相連，使用軟件完成在線(xiàn)下載。另一種是采用SystemACE方案，上電后，通過(guò)SystemACE控制器讀取CF存儲器中的配置文件，通過(guò)JTAG配置相連的FPGA器件。

　　SystemACE CompactFlash(CF)使用基于CFACompactFlash標準的存儲器，由CompactFlash存儲模塊和ACE控制器組成。ACE控制器具有內置的控制邏輯，可以通過(guò)任何一個(gè)ACE控制器接口(CompactFlash接口、CFGJTAG接口、TESTJTAG接口和系統微處理器接口)對目標FPGA鏈進(jìn)行配置。其中CompactFlash接口提供對CompactFlash存儲卡的支持。單片Virtex-ⅡFPGA所需的配置數據大小為300 Kbit-29.O Mbit，這意味著(zhù)使用一個(gè)Svs-temACE CF方案可以配置超過(guò)250片最大容量的Virtex-Ⅱ系列FPGA。設計者可以根據需要靈活地改變ACE Flash的密度。