Cadence認證的RF關(guān)鍵技術(shù)用于TSMC 65納米工藝節點(diǎn)

　　加州圣荷塞，2008年4月15日—全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)今天宣布授權Cadence® QRC Extraction和Virtuoso® Passive Component Designer使用于TSMC 65納米工藝設計工具包(PDK).

　　這次新認證的技術(shù)提供了經(jīng)過(guò)測試的、可靠的電感、襯底提取和無(wú)源元件設計。QRC Extraction能夠進(jìn)行寄生電感和底層提取，而新發(fā)布的Virtuoso Passive Component Designer技術(shù)可以進(jìn)行電感綜合、分析和建模。在6月份，Cadence和TSMC推出了一種TSMC CompatibleSM  65納米RF PDK，使用最新的Cadence Virtuoso定制設計平臺，并附帶可下載的RF、模擬和混合信號（RF和AMS）設計流程示范包提供給無(wú)線(xiàn)設計師。

　　該Cadence技術(shù)被認證為新TSMC電磁（EM）工具認證計劃(TSMC Electromagnetic (EM) Tool Qualification Program)的一部分，面向TSMC 90和65納米工藝技術(shù)。該計劃確保對高速數字時(shí)鐘電路和高頻混合信號RF設計流程有更高的電磁精確度。

　　“Cadence技術(shù)在我們的65納米工藝節點(diǎn)確認，讓我們的設計師能夠通過(guò)將RF收發(fā)器和合成器整合到擁有數字基帶和應用處理器的同一個(gè)系統級芯片上， 來(lái)設計單芯片無(wú)線(xiàn)應用設備。”TSMC設計服務(wù)市場(chǎng)部副主管Tom Quan說(shuō)。

　　基帶電路、微處理器和內存進(jìn)入到最高級的CMOS工藝節點(diǎn)。為啟用系統級芯片上的無(wú)線(xiàn)系統，RF收發(fā)器和頻率合成器必須貫徹使用相同的工藝。使用QRC Extraction對襯底的精確建模簽收和對互聯(lián)線(xiàn)路的RLCK提取，RF設計師就可以提高一次性芯片成功的可能性，并降低總設計成本。使用噪聲周線(xiàn)圖的假設分析法讓設計師能夠在噪聲較多的數字電路周?chē)杆賹?shí)驗RF模塊的各種不同放置方案。

　　TSMC 65納米PDK包含由Virtuoso Passive Component Desgner提供的可調整的感應器和變壓器模型。模型精確性已經(jīng)在感應系數、品質(zhì)因數和自諧振頻率等指標方面被驗證與實(shí)測結果相差只有百分之幾的量級。設計師不再被局限于一定數量的PDK感應器范圍之內。從感應系數和品質(zhì)因數等設計指標開(kāi)始，RF設計師可以在Passive Component Designer中創(chuàng )造他們自己的感應器和變壓器，使用TSMC PDK提供的可調整的參數化的模塊。這種新技術(shù)能夠讀取TSMC 65納米規則檔案，并合成沒(méi)有DRC和LVS錯誤的元件，隨時(shí)可用于QRC Extraction分析。Virtuoso Passive Component Designer支持65納米效應如襯底偏壓、侵蝕、金屬填充和切削。

　　“Cadence提供了完整的RFIC設計流程，結合了系統設計、RF元件設計、電路設計、仿真、布局和物理驗證，”Cadence產(chǎn)品市場(chǎng)部主管Sandeep Mehndiratta說(shuō)。“QRC Extraction如今提供了最全面的寄生參數提取，包含精確的自感和互感，以及經(jīng)過(guò)硅驗證的可靠的襯底效應提取解決方案——這對于RF后布局驗證都是至關(guān)重要的。Virtuoso Passive Component Designer能夠讓設計師創(chuàng )建自訂的電感和變壓器以符合他們的設計指標。”