一種基于A(yíng)／D和DSP的高速數據采集技術(shù)

　　摘要 雷達接收機將雷達回波信號變成中頻信號，數字信號處理系統對中頻信號采樣和處理。本文介紹一種基于A(yíng)/D和DSP的中頻信號采集技術(shù);給出數據采集系統的原理和框圖，并對A/D與DSP的接口電路進(jìn)行分析。用FIFO作為兩者之間的接口效果很好;DSP通過(guò)CPLD對采樣時(shí)序進(jìn)行控制，可增強系統的靈活性。

　　關(guān)鍵詞 A/D DSP 高速數據采集 FIFO

　　中頻信號分為和差兩路，高速A/D與DSP組成的數據采集系統要分別對這兩路信號進(jìn)行采集。對于兩路數據采集電路，A/D與DSP的接口連接是一樣的。兩個(gè)A/D同時(shí)將和路與差路信號采樣，并分別送入兩個(gè)FIFO;DSP分時(shí)從兩個(gè)FIFO中讀出采集的數據，完成數據的采集。

　　1 數據采集系統組成及原理

　　數據采集系統由A/D、FIFO、CPLD以及數字信號處理板組成，圖1為采集系統的組成框圖。

　　系統中，和路和差路中頻信號都是模擬中頻信號，經(jīng)過(guò)A/D芯片將模擬信號變成數字信號，再經(jīng)過(guò)FIFO芯片，將采集到的數據送入數字信號處理板。數字信號處理板中的處理器是DSP。DSP的數據線(xiàn)和2片FIFO的數據線(xiàn)連接，同時(shí)也和CPLD連接，地址線(xiàn)和CPLD連接。2片FIFO芯片的讀寫(xiě)控制邏輯由1個(gè)CPLD進(jìn)行控制。CPLD與上位機的數據線(xiàn)、地址線(xiàn)連接，數字信號處理板通過(guò)CPLD和上位機通信。

　　2 芯片的特點(diǎn)及選擇

　　2.1 AD6644高速模數轉換器

　　AD6644是一種單片式的高速、高性能的14位模/數轉換器，內含采樣保持電路和基準源。AD6644提供兼容3.3V CMOS電平輸出;采樣速率最高可達65Msps，一般采樣速率為40 Msps;信噪比典型值為74 dB，無(wú)雜散動(dòng)態(tài)范圍SFDR為100 dB;功耗為1.3W，輸入模擬帶寬可達250 MHz，溫度范圍為-25℃～+85℃。

　　AD6644采用三級子區式的轉換結構，既保證了精度又降低了功耗，其功能框圖如圖2所示。它的模擬信號輸入方式是差分結構，每個(gè)輸入的電壓以2.4V為中心，上下范圍在0.55V以?xún)?。由于兩個(gè)輸入的相位相差180°，所以AD6644的摸擬輸入信號的最大峰一峰值為2.2V。由圖2可以看出，差分模擬輸入端先經(jīng)過(guò)緩沖后進(jìn)入第一個(gè)采樣保持器(THl)。當編碼時(shí)鐘為高時(shí)，THl進(jìn)入保持狀態(tài)。TH1內保持的值作為粗的5位ADCl的輸入。ADCl的數字輸出驅動(dòng)一個(gè)5位數/模轉換器DACl。DACl要求具有通過(guò)激光校正的14位精度。延遲的模擬信號與DACl的輸出相減，產(chǎn)生第一剩余信號，并送給采樣保持器TH3。采樣保持器TH2的作用是延遲，為補償ADCl的數字延時(shí)提供了模擬延時(shí)，使送入TH3的兩路信號同時(shí)到達。

　　第一剩余信號進(jìn)入由5位ADC2，5位DAC2和通道TH4組成的第2轉換階段。第2個(gè)DAC要求具有校正的10位精度。TH5的輸入是通過(guò)由DAC2輸出與被TH4延遲第1個(gè)剩余信號而獲得的第2個(gè)剩余信號相減，TH4與TH2的作用相同。TH5驅動(dòng)最后6位ADC3。ADCl、ADC2、ADC3的數字輸出總和與數字誤差校正邏輯一起產(chǎn)生最終的輸出數據，結果是14位二進(jìn)制補碼編碼的并行數據。

　　2.2 TMS320C6713

　　本模塊的DSP芯片選用TI公司的浮點(diǎn)數字信號處理器TMS320C6713。TMS320C6713內有8個(gè)并行的處理單元，分為相同的兩組。其體系結構采用超長(cháng)指令字(VLIW，Very Long Instruction Word)結構，單指令長(cháng)32位，8個(gè)指令組成一個(gè)指令包，總共字長(cháng)為8×32=256位。芯片內部設置了專(zhuān)門(mén)的指令分配模塊，可以將每個(gè)256應的指令包同時(shí)分配到8個(gè)處理單元，并由8個(gè)單元同時(shí)運行。芯片的最高時(shí)鐘頻率達225MHz，其最大處理能力可以達到1800MIPS。TMS320C6713的以上特點(diǎn)，保證了后端信號處理的實(shí)時(shí)性，能滿(mǎn)足本系統的性能要求。

　　2.3 FIFO存儲器IDT72V253

　　FIFO存儲器允許數據以不同的速率寫(xiě)入和讀出，IDl72V253是一種高速的4096字×18位的FIFO器件，如圖3所示。其最高頻率可達166MHz，數據寫(xiě)入數據讀出時(shí)間均為10ns。當鎖入的字數超過(guò)4096時(shí)，存儲器進(jìn)入滿(mǎn)狀態(tài)。FIFO的狀態(tài)可通過(guò)時(shí)間和狀態(tài)位——滿(mǎn)(FF/IR)、空(EF/OR)、半滿(mǎn)(HF)、PAE和PAF來(lái)獲得。當存儲器滿(mǎn)時(shí)，FF/IR輸出為低電平;當存儲器為空時(shí)，EF/OR輸出為低電平。當FIFO存有不少于2048字內容時(shí)，HF輸出為高。PAE和PAF狀態(tài)位是可編程狀態(tài)位。當寫(xiě)使能端WEN電平變低時(shí)，待送入FIFO的數據在WCLK時(shí)鐘的同步下送入FIFO，當第一個(gè)字被寫(xiě)入時(shí)，EF/OR引腳的電平變?yōu)楦唠娖?當送入的數據超過(guò)(n+1)(n為PAE的偏置值)個(gè)字時(shí)，可編程狀態(tài)位PAE變?yōu)楦唠娖?當有(D/2)+l(2049)個(gè)字寫(xiě)入時(shí)，HF引腳電平變低;隨著(zhù)數據的繼續寫(xiě)入，會(huì )引起PAF引腳電平變低。如果沒(méi)有數據讀出，當有(D-m)(4096-m)個(gè)字寫(xiě)入時(shí)，PAF引腳電平變低。當FIFO數據寫(xiě)滿(mǎn)時(shí)(對于IDT72V253，就是寫(xiě)入4096個(gè)

　　字)，FF/IR位變?yōu)榈碗娖?，阻止數據的進(jìn)一步寫(xiě)入。當FIFO寫(xiě)滿(mǎn)時(shí)，第一個(gè)讀操作將會(huì )引起FF位電平變高，后來(lái)的讀操作將會(huì )引起HF和PAF引腳電平變高。當FIFO里面只有n個(gè)字時(shí)，PAE引腳電平變低;當最后一個(gè)字從FIFO讀出時(shí)，EF引腳電平變低，阻止進(jìn)一步的讀操作。

　　3 高速A/D轉換器與DSP的接口設計

　　3.1 接口設計

　　AD6644是14位模數轉換器，IDT72V253是18位FIFO，TMS320C6713 DSP的數據總線(xiàn)是32位，所以IDT72V253和TMS320C6713只需接低14位的DO～D13。由于FIFO的先入先出特殊結構，系統中不需要任何地址線(xiàn)的參與，大大簡(jiǎn)化了電路。A/D采樣所得數據要實(shí)時(shí)送入FIFO，因此兩者的寫(xiě)時(shí)鐘頻率必須一樣，且AD6644和IDT72V253的最小時(shí)鐘輸入都是10ns，操作起來(lái)統一方便。CPLD選用Xilinx公司的xc95144x1-tql44，用它實(shí)現四二輸入與門(mén)，把TMS320C6713的通用緩沖串口(Mcbsp)中的DX、FSX配置為通用輸出口(GPIO)，對這個(gè)四二輸入與門(mén)的通斷進(jìn)行控制，從而對A/D轉換器和FIFO的寫(xiě)時(shí)鐘進(jìn)行控制。由于外部FIFO占用著(zhù)TMS320C6713的CEO空間，所以讀信號的邏輯關(guān)系為：R=CEO+ARE，TMS320C6713的CEO和ARE相“與”后與IDT72V253的RCLK相連，為FIFO提供讀時(shí)鐘(CE0和ARE相“與”由xc95144xl-tql44完成)。TMS320C6713的CLKX與IDT72V253的復位信號PRS相連用以復位FIFO。接口框圖如圖4所示。

　　3.2 時(shí)序設計

　　通過(guò)兩個(gè)“與”門(mén)分別對A/D轉換器和FIFO的寫(xiě)時(shí)鐘進(jìn)行控制，因為AD6644從模擬輸入開(kāi)始到該次轉換的數據出現在輸出口上需要4個(gè)時(shí)鐘周期，并且在高速度采樣時(shí)導線(xiàn)的延時(shí)效果會(huì )非常明顯，若把A/D轉換器和FIFO的時(shí)鐘連在一起，很可能過(guò)多地采到無(wú)效數據。分開(kāi)控制以后，通過(guò)軟件延時(shí)，可以方便地分別對A/D轉換器和FIFO的時(shí)鐘進(jìn)行控制，調試起來(lái)相當方便，力圖把采到無(wú)效數據的位數減至最低。AD6644的工作時(shí)序如圖5所示，IDT72V253寫(xiě)時(shí)序如圖6所示。

      

　　采樣時(shí)，通過(guò)程序使DX和FSX輸出為1。此時(shí)采樣脈沖與DX、FSX相“與”后被分別送入AD6644的時(shí)鐘輸入ENCODE和IDT72V253的寫(xiě)時(shí)鐘輸入WCLK，A/D轉換器開(kāi)始工作，且不斷將轉換數據送至自己的輸出口D0～D7。當寫(xiě)使能WEN為低時(shí)，A/D轉換器輸出口上的數據在WCLK的上升沿被依次寫(xiě)入FIFO。A/D轉換器和FIFO每來(lái)一次脈沖，便完成一次模數轉換并把數據順序存入FIF。使IDT72V253的LD為低、FSEL0為高、FSEL1為高時(shí)，IDT72V253經(jīng)過(guò)主復位后，偏移值n、m為默認值63，每個(gè)雷達回波脈沖采樣63個(gè)點(diǎn)后，存儲器幾乎滿(mǎn)標志PAF輸出低電平(在未到63時(shí)輸出高電平)。把此標示接到TMS320C6713的外部中斷INT0上，利用它由高到低的變化產(chǎn)生中斷，以表明一組數據采集完成。

　　在中斷中，DSP首先迅速關(guān)閉采樣脈沖信號(使DX和FSX的輸出為0)，停止A/D轉換器和FIFO的工作。TMS320C6713的CE0和ARE相“與”后與FIFO的讀輸入RCLK接在一起，DSP每執行一次I/O讀操作，R=CE0+ARE便向RCLK發(fā)出一脈沖，把FIFO讀使能PEN置為低，同時(shí)連續執行63次I/O讀操作，數據便依次從IDT72V253送入TMS320C6713，整個(gè)數據采集工作就此完成。在進(jìn)行第二次數據的采集前，最好將IDT72V253先復位，把TMS320C6713通用緩沖串口的CLKX配置為通用輸出口，給IDT72V253的PRS引腳輸入一個(gè)不小于10ns的低脈沖，即在DSP的CLKX引腳輸出一個(gè)低脈沖。這樣可以更充分地保證FIFO的讀、寫(xiě)指針的穩定。

　　3.3 軟件設計

　　軟件設計包括CPLD和DSP兩個(gè)部分。CPLD程序用VHDL語(yǔ)言編寫(xiě)，實(shí)現簡(jiǎn)單的邏輯轉換功能，程序設計比較簡(jiǎn)單。DSP編程中有幾個(gè)關(guān)鍵步驟：外部中斷使能、時(shí)鐘送入A/D轉換器和FIFO、等待中斷、停止A/D轉換器和FIFO、采集數據、復位FIFO。整個(gè)軟件流程如圖7所示。

　　4 結論

　　通過(guò)實(shí)際設汁表明，在DSP高速數據采集系統中，采用FIFO器件作為A/D轉換器與DSP之間的橋梁，可以根據具體需要靈活設置FIFO的各個(gè)標志，使其具有很強的外部接口能力;并且通過(guò)軟件很容易調整A/D轉換器、FIFO和DSP的操作時(shí)序，增強了操作的靈活性，起到了很好的數據緩沖作用，保證了數據采集的安全可靠。系統硬件具有結構簡(jiǎn)單、性能可靠的特點(diǎn);軟件具有控制靈活、程序調試方便等優(yōu)點(diǎn)。