基于CPLD的CCD驅動(dòng)時(shí)序電路設計

　　電荷耦合器件(CCD)，是一種以電荷為信號載體的光電傳感器。他具有光電轉換，電荷存儲，轉移和檢測等功能。廣泛應用于圖像拍攝、傳真通信系統，光學(xué)字符識別、廣播TV、工業(yè)檢測與自動(dòng)控制、生物標本分析、天文觀(guān)測等領(lǐng)域中[1]。CCD的外圍電路比較復雜，往往給使用者帶來(lái)不便，特別是驅動(dòng)時(shí)序電路的實(shí)現，這是CCD應用的關(guān)鍵問(wèn)題。早期的CCD驅動(dòng)電路幾乎全部是由普通數字電路芯片實(shí)現的，由于需要復雜的三相或四相交迭脈沖，一般整個(gè)驅動(dòng)電路需要20個(gè)芯片左右，體積較大，設計也復雜，偏重于硬件的實(shí)現，調試困難，靈活性較差。除了數字電路芯片實(shí)現驅動(dòng)方法外，還有單片機驅動(dòng)方式，在這種設計方法中，硬件電路非常簡(jiǎn)單，但是存在資源浪費較多，頻率較低的缺陷。采用復雜可編程邏輯器件CPLD技術(shù)，結合長(cháng)安大學(xué)光電應用研究所的相關(guān)項目對CCD器件TCDl200D進(jìn)行了驅動(dòng)時(shí)序電路的設計與實(shí)現，該方法開(kāi)發(fā)周期短，并且驅動(dòng)信號穩定、可靠。系統功能模塊完成后可以先通過(guò)計算機進(jìn)行仿真，再實(shí)際投入使用，降低了使用風(fēng)險性。

　　可編程邏輯器件(PLD)是在20世紀80年代迅速發(fā)展起來(lái)的一種新型集成電路，隨著(zhù)大規模集成電路的進(jìn)一步發(fā)展，出現了PAL和GAL邏輯器件，而復雜可編程邏輯器件CPLD是在此邏輯器件基礎上發(fā)展起來(lái)的，跟分立元件相比，具有速度快、容量大、功耗小、集成度高、可靠性強等優(yōu)點(diǎn)。故CPLD被廣泛應用于各種電路的設計中。

　　l TCDl200D簡(jiǎn)介

　　1.1 TCDl200D的特點(diǎn)

　　TCDl200D是日本東芝公司生產(chǎn)的雙溝道線(xiàn)陣CcD器件，具有靈敏度高(飽和曝光量為0.037 x·s)、暗電流低等特點(diǎn)。該器件具有2 160個(gè)像元，內部信號預處理電路包含采樣保持和輸出預放大電路，當溫度為25℃時(shí)，該器件工作在5 V驅動(dòng)脈沖，12 V電源條件下。

　　1.2 TCDl200D驅動(dòng)時(shí)序要求

　　芯片正常工作需要4路驅動(dòng)信號：時(shí)鐘脈沖Fl，時(shí)鐘脈沖F2，轉移脈沖SH和復位脈沖RS。其中SH為光電荷轉移脈沖，其下降沿是每行輸出的起始點(diǎn);F1，F2為兩相交變驅動(dòng)脈沖(相位差為90。)，其作用為驅動(dòng)信號電荷進(jìn)行定向轉移;RS為輸出極復位脈沖，清除輸出即輸出一個(gè)單元電荷后所剩電荷，以保證下一個(gè)單元電荷電壓的正確輸出。在4路脈沖的正確驅動(dòng)下，該圖像傳感器將產(chǎn)生有效光電信號OS和補償信號DOS[2]。圖1即為T(mén)CDl200D各路驅動(dòng)信號的時(shí)序關(guān)系。

　　圖2為T(mén)CD1200D驅動(dòng)電路脈沖寬度與延時(shí)關(guān)系圖，其中SH與F1的脈沖間隔t1，t5最小值為O，典型值為100 ns;SH脈沖上升與下降時(shí)間t2，t4最小值為O，典型值為50 ns;SH脈沖寬度t3最小值為200 ns，典型值為1 000 ns;F1，F2脈沖上升、下降時(shí)問(wèn)t6，t7最小值為0，典型值為60 ns;RS脈沖寬度t8最小值為40 ns，典型值為250 ns;F1，F2與RS脈沖間隔t9。最小值為100 ns，典型值為125 ns。

　　2驅動(dòng)電路設計與實(shí)現

　　2.1驅動(dòng)電路設計

　　本設計采用wZE-SPXO10.00 MHz晶振作為系統標準時(shí)鐘。按照TCDl200D時(shí)序要求，時(shí)鐘脈沖F1，F2設為O.5 MHz，將晶振20倍分頻作為F1和F2輸入信號，RS的周期為1 000 ns，TCDl200D包含2 160個(gè)有效像元，有效像元前后各有64及12個(gè)啞單元，所以SH的周期應該大于等于2 236個(gè)RS周期，令SH的周期為2 240個(gè)RS周期，即2.24 ms。圖3為本論文設計的TCDl200D驅動(dòng)波形圖，單位均為ns。

　　在圖3中，時(shí)鐘脈沖F1和F2的脈沖寬度為1 000 ns，SH的脈沖寬度為800 ns，其上升沿和下降沿與對應的時(shí)鐘脈沖Fl和F2上升沿、下降沿間隔100 ns，RS的脈沖寬度為200 ns，他的下降沿與F1的上升沿間隔300 ns?？梢?jiàn)本設計符合TCDl200D的驅動(dòng)時(shí)序要求。

　　2.2 VHDL語(yǔ)言實(shí)現

　　Max+PlusⅡ是A1tera公司推出的一種開(kāi)發(fā)設計平臺，他功能強大，可以生成圖形義件，文本文件和波形文件。并支持層次設計和從頂至底的設計方法，支持VHDL語(yǔ)言?？梢跃幾g并形成各種能夠下載到各種CPLD器件的文件，還可以進(jìn)行仿真以檢驗設計的可行性[3]。

　　硬件描述語(yǔ)言(Very high speed integerated circuitHardware Description Language，VHDL)源于美國國防部。他是用來(lái)描述集成電路的結構和功能的標準語(yǔ)言，設計人員無(wú)需通過(guò)門(mén)級原理圖，而是針對設計目標進(jìn)行功能描述，從而加快設計周期，VHDL元件的設計與工藝無(wú)關(guān)，方便工藝轉換[4]?；谝陨蟽?yōu)點(diǎn)，本系統采用VHDL語(yǔ)言實(shí)現CCD驅動(dòng)時(shí)序電路，下面是部分代碼：

　　rs：process(clk)一10 MHz晶振，經(jīng)分頻產(chǎn)生RS時(shí)序

　　2.3 仿真結果

　　在進(jìn)行了VHDL描述和編譯后，就可以應用EDA軟件進(jìn)行驅動(dòng)時(shí)序的功能仿真。功能仿真是在Max+PlusⅡ軟件環(huán)境下進(jìn)行的。時(shí)序仿真波形如圖4所示，其中下圖為上圖的放大效果。CLK的頻率為10 MHz，生成的時(shí)鐘脈沖信號F1和F2周期為2μs，脈沖寬度為1 μs;產(chǎn)生的SH信號周期為2.24 ms，SH為高時(shí)脈沖寬度800ns;RS信號周期為lμs，RS為高時(shí)脈沖寬度200 ns。通過(guò)圖4，可以看出設計時(shí)序符合要求。

　　3 結 語(yǔ)

　　本文在分析TCDl200D的工作原理和驅動(dòng)信號時(shí)序要求的基礎上，結合CPLD技術(shù)，采用VHDL語(yǔ)言，設計了一種合理的時(shí)序控制方案，通過(guò)時(shí)序仿真和實(shí)際測量，可以得出：相對于早期的驅動(dòng)方式，采用CPLD技術(shù)實(shí)現CCD時(shí)序驅動(dòng)電路設計簡(jiǎn)單、體積小、靈活性好;設計完成后，先通過(guò)計算機進(jìn)行仿真，再實(shí)際投人使用，降低了使用風(fēng)險性;實(shí)現了對CCI)器件的正確驅動(dòng)。