基于DBL結構的嵌入式64kb SRAM的低功耗設計

       針對嵌入式系統的低功耗要求，采用位線(xiàn)分割結構和存儲陣列分塊譯碼結構，完成了64 kb低功耗SRAM模塊的設計。 

       與一般布局的存儲器相比，采用這兩種技術(shù)使存儲器的功耗降低了43% ，而面積僅增加了18%。  

        嵌入式存儲器的容量及其在系統芯片中所占的面積越來(lái)越大，對其操作所帶來(lái)的動(dòng)態(tài)功耗成為系統芯片功耗中重要的組成部分，因此，必須尋求有效的低功耗設計技術(shù)，以降低嵌入式存儲器對整個(gè)系統的影響。為了降低存儲器的功耗，人們采用了字線(xiàn)分割、分級字線(xiàn)譯碼以及字線(xiàn)脈沖產(chǎn)生等技術(shù)，大大降低了存儲器的動(dòng)態(tài)功耗。 另外一種能有效降低存儲器動(dòng)態(tài)功耗的技術(shù)就是位線(xiàn)分割(DBL)。 針對系統要求，筆者采用DBL結構以及一種存儲陣列分塊譯碼結構，完成了64 kb嵌入式存儲器模塊的設計。 

        參數的修正與公式的重新推導 

        DBL結構的原理 
　　 
        DBL結構就是通過(guò)將兩個(gè)或者多個(gè)SRAM存儲單元進(jìn)行合并，以減少連接到位線(xiàn)上的晶體管數目，從而減小位線(xiàn)電容，達到降低存儲器動(dòng)態(tài)功耗的目的。 圖1w給出了將4個(gè)SRAM單元連接在一起并通過(guò)傳輸管連接到位線(xiàn)上的電路示意圖。 與一般布局的位線(xiàn)結構相比，圖1w所示的DBL結構中連接到位線(xiàn)上的傳輸管數目減少了3 /4。 

        DBL結構有兩個(gè)關(guān)鍵:第1，確定存儲陣列行數N 與合并的單元個(gè)數M 之間的最優(yōu)關(guān)系。 所謂最優(yōu)是指合并后存儲器的動(dòng)態(tài)功耗最小。 對于這個(gè)關(guān)系，文獻[ 1 ]中給出了相應的公式: 
pnor = (1 /M + 0.1) + 2  linux操作系統文章專(zhuān)題:linux操作系統詳解（linux不再難懂）